JPS63247995A

JPS63247995A - 半導体記憶装置

Info

Publication number: JPS63247995A
Application number: JP62083162A
Authority: JP
Inventors: Kazutami Arimoto; 和民有本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-04-03
Filing date: 1987-04-03
Publication date: 1988-10-14
Anticipated expiration: 2010-06-21
Also published as: JPH0758589B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野ンこの発明は、自己リフレッシュ機能を待った半導体記憶
Ｖｔ置の消費電力軽減技術に関する。

〔従来の技術〕

自己リフレッシュ機能を持った半導体記憶装置として、
パーチャリスクティックＲＡＭ　（以下、ｒＶｓＲＡＭ
Ｊと言う。）が知られている。このＶＳＲＡＭは、ダイ
ナミックＲＡＭに用いられるメモリセルを用いて実質的
にスタティックＲＡＭを実現するものである。すなわら
、各メピリセルは、ひとつのＭＯＳＦＥＴとひとつの十
１１バシタとを用いて形成されており、このメモリセル
に対するりフレッシュ関係の動作をオンチップで行なう
。このためユーザがリフレッシュのための回路を準備す
る必要がなく、Ｖ　Ｓ　ＲＡ　Ｍは、ユーザに負担がか
からないメモリとなっている。

第２図はこのようなＶＳＲＡＭの全体構成を示すブロッ
ク図であり、第３図はその中に含まれる従来のメモリセ
ル周辺の回路図である。この装置はに、　Ｎｏｇａｎ＋
ｉ　ｅｔ、ａｌ、、　　”　１−Ｍｂｉｔ　Ｖｉｒｔｕ
ａｌｌｙ３ｔａｉｃ　ＲＡＭ”　、　　Ｉ　ｌ：ＥＥ　
　Ｊ、　５ｏｌｉｄ−ｓｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ
、　ｖｏｌ、　５Ｃ２１Ｎｏ、５．　　Ｏｃｔ。

１９８６に開示されている。

同図において、第２図のＶＳＲＡＭは第３図に示したメ
モリセルＭｉｊ（ｉ＝１〜ｍ１ｊ−１〜ｎ）の２次元配
列を含むメモリアレイ１を備えている。このメモリアレ
イ１に対して通常アクセス（ずなわら、データの読書き
のための外部からのアクセス）を行なう際には、第４図
（ａ）に示すようなタイミングで行アドレスＲΔＪ３よ
び列アドレスＣ△が外部から与えられ、これらのアドレ
スＲ△、ＣΔは、行アドレスバッフ？７　Ｊ３よび列ア
ドレスバッファ１２においてそれぞれバッファされる。

このうち、行アドレスバッファ７から出力された行アド
レスＲＡはアドレスマルチプレクサ８に与えられる。リ
フレッシュ動作が行なわれていないとぎには、通常アク
セス要求ＡＣ８ＲＥＱに応答してアービタ回路１１がア
ドレスマルチプレクサ８を行アドレスバッフ７７側に切
換えており、このアドレスマルチプレクサ８を介して行
アドレスＲＡが行デコーダ３に与えられる。行デコーダ
３１ま行アドレスＲＡをデコードして、メモリアレイ１
中のひとつの行を選択し、第３図のワード線Ｗ　Ｌ　Ｈ
（＋　＝　１〜ｌ）のうち、選択された行についてのワ
ード線を第４図（ｂ）のように活性化する。

データ読出し時においては、このようにして選択された
行に属するメモリセル（たとえばＭ２１〜Ｍ２ｎ）から
ｆ−夕が読出され、センスアンプ群２に含まれるすべて
のセンスアンプＳＡ、＜ｊ＝１〜ｎ）が活性化されるこ
とによって、これらのデータの検出および増幅がピッ］
−線Ｂ　［−ｊａ−Ｂ　Ｌ　ｊｂ（Ｊ＝’〜ｎ）上で行
なわれる。この動作は第４図（ｄ）中にデータＤとして
示されている。

一方、列アドレスバッファ１２でバッファされた列アド
レスＣＡはタイミングジェネレータ６を介して列デコー
ダ４に与えられる。列デコーダ４はこの列アドレスＣＡ
をデコードして、メモリアレイ１中の特定の列を選択し
、第３図のＩ１０ゲートトランジスタＱ　ｊａ、　Ｑ　
ｊｂ（ｊ＝１〜ｎ）のうち、選択された列についてのト
ランジスタをオンとする。

そして、選択された列についてのデータはｌ１０１ｆＡ
２１および１１０線２２を介して第２図のバッフ７レジ
スタ５に保持された後、人出力バッフ７１４を介して、
第４図（０）のタイミングで入出力ピンへと出力される
。なお、バッファレジスタ５は、メモリセルのデータを
このバッファレジスタ５に移すことにより、メモリセル
を通常アクセスから早期に解放し、それによってリフレ
ッシュの実行可能期間を広げるために設ＧＪられている
ヮ一方、このＶ　Ｓ　ＲＡ　Ｍのリフレッシュは、ワー
ド線ＷＬ、やメモリせルＭ　、、、それにセンスアンプ
群２が通常アクセスによって使用されていない期間を利
用して行なわれる。このような期間としては、通常アク
レスにおいてアドレスキコーを待つ期間やアドレスをデ
コードしている期間、それに、出力回路を駆動している
期間などがある。

具体的には、まず、メモリセルＭ１．におけるｆｌ、ノー全保持可能時間に応じた時開をリフレッシュタイマ１
０が計時し、リフレッシュを必要とする時刻になるとリ
フレッシュタイマ１０がらリフレッシュ要求信号ＲＥＦ
ＲＥＱがアービタ回路１１に出力される。また、リフレ
ッシュタイマ１ｏがらの出力に応答して、リフレッシュ
アドレスカウンタ９がリフレッシュずべきアドレスをア
ドレスマルチプレクサ８に出力する。

アービタ回路１１はコントロール回路１３およびタイミ
ングジェネレータ６によってコントロールされている。

そして、メモリセルが通常アクセスから解放されている
ときには、アービタ回路１′１が７ドレスマルチブレク
サ８を切換えで、リフレッシュアドレスカウンタ７の出
力を行デコーダ３に与える。それによって、指定された
ワード線が第４図（Ｃ）のＪ：うに活性化し、指定され
た行アドレスに属するメモリセルのリフレッシュが開始
される。この動作におけるビット線８ｍ・　ＢＬＪａ。

ｊｂの活性化状態が第４図（ｄ）に信号ＲＦで示されて
いる。

なお、リフレッシュ要求信号ＲＥＦＲＥＱが与えられた
時点において通常アクセスによるメモリセルＭ１ｊの使
用が行なわれているときには、その使用が完了するまで
リフレ、ツシュ待機状態とさせる。そして、メモリセル
Ｍｉｊが通常アクセスから解放された模にリフレッシュ
動作を行なわせる。

また、逆にリフレッシュ動作が行なわれている間に通常
アクセス要求があったときには、リフレッシュ動作から
メモリセルが解放された後に通常アクセス動作が実行さ
れる。

〔発明が解決しようとする問題点〕

従来のＶＳＲＡＭは以上のように構成されているため、
通常アクセス時において、選択されたメモリヒル（たと
えばＭ２２）と同じ行に属するメモリセル（Ｍ２．〜Ｍ
２ｎ）のすべてが、ワード線ＷＬ２の電位の立上げによ
ってピットｌ！１ｌＢＬ−１３１−Ｊａ′ ｊｂ（ｊ−１〜ｎ）に接続される。そして、センスアン
プ５Ａｊ（ｊ＝１〜ｎ）もすべてが活性化される。

しかしながら、実際にデータの読出しを行なうのは選択
されたメモリセルＭ２２のみであって、同一行に属する
他のメモリセルＭ２ｊ（ｊ≠２）やビット線ＢＬ１．Ｂ
Ｌｊｂ（ｊ≠２）、それにセンスアンプＳａＡｊ（ｊ≠２）の動作は必要ではない。それにもかかわ
らず、従来の半導体記憶装置では、このようｔ≧無用な
部分も活性化してビット線の充放電に電ツノを使ってい
るため、消費電力が大きいという問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、通常アクセス時における消費電力を軽減する
ことのできる半導体記憶装置を提供することを目的とす
る。

（問題点を解決するための手段〕この発明は、メモリセルアレイに対する自己リフレッシ
ュ機能を持った半導体記憶装置において、前記メモリセ
ルアレイへの通常アクセス時にＪ３いて、前記メモリセ
ルアレイの各列の構成要素およびセンスアンプのうち、
当該アクセスの列アドレスに応じて定まる一部の列にＰ
Ａ３！ｔ！する部分のみを活性化可能とする部分活性化
手段を設けている。

〔作用〕

この発明では部分活性化手段を設けることによって、メ
モリセル、ビット線およびセンスアンプのうち、通常ア
クセスに無用の部分の一部または全部は動作せず、それ
によって消費電力が軽減される。

すなわち、通常のダイナミック１１八Ｍでは行アドレス
が先に与えられてワード線が活性化された後に、列アド
レスによるビット線の選択が行なわれる。従って、ワー
ド線の活性化を行なう時点ではどの列がアクセスされる
かが不明であり、また、通常アクセスであるのかりフレ
ッシュのためのアクセスであるのかも不明である。

これに対して、自己リフレッシュ機能を有する半導体記
憶装置では、行アドレスと列アドレスとが同時に取込ま
れる。またリフレッシュ要求は内部的に生成されるため
、そのアクセスが通常アクセスであるのか、リフレッシ
ュのためのアクセスであるのかも早期に判定できる。

このため、通常アクセスの場合に、列アドレスに応じて
定まる列に関連する部分のみを活性化可能にすることが
可能となるのである。ただし、［列アドレスに応じて定
まる列」とは、列アドレスで指定される列そのものだけ
であってもよく、その列を含む複数列であってちにい。

換言すれば、すべての列が活性化してしまうという事態
を回避することにより、消費電力の軽減を行なうことに
なる。

なお、リフレッシュ動作は従来とほぼ同じ方式で実行さ
れる。

（実施例）以下、この発明をＶＳＲＡＭの適用した一実施例につい
て説明する。この実施例の全体構成は第２図に示した′
ＪＡ置と同様であり、従来装置と異なるのは、メモリア
レイ１とその周辺の構成である。

そこで、以下では、この実施例におけるメモリアレイ１
とその周辺回路とを示した第１図を中心として説明を進
める。

まず、この実施例では、メモリアレイ１におけるワード
線として２種類のワード線を設けている。

そのひとつは行デコーダ３側に接続された行ごとの主ワ
ード線ＷＬＭ・（１・１〜ｎ＋）である。他のびとつは
、メモリセルアレイ側に接続されて、行の伸びる方向に
沿って隣接した２個ずつのメモリセル（たとえばＭｌｌ
とＭ１２２Ｍ１３とＭ１４）ごとに設けられたｉｉｌ’
！ワード１５ｉ１Ｗ　Ｌ　Ｓ　１ｆ（ｉ＝１〜ｍ、　ｒ
＝１〜に；に＝ｎ／２）である。そして、各副ワード線
ＷＬＳ、、と生り−ド線ＷＬ・との間には、第１のスイ
ッチング回路Ｓ　Ｗ　Ｂ　Ｂ（ｉ＝１〜ｍ、　ｆ＝１〜
ｋ）がそれぞれ介挿されでいる。

また、第２図のタイミングジェネレータ６から与えられ
て第１図のセンスアンプ５Ａｊ（ｊ＝１〜ｎ）へと伸び
るセンスアンプ活性化信号ライン２５と、これらのセン
スアンプＳＡ、どの間には、第２のスイッチング回路５
ＷＡ−（ｊ＝１〜ｎ）が介挿されている。

メモリセルアレイ１が多数の行と列とを含むことから、
図示したように、これらの第１と第２のスイッチング回
路ＳＷＢ　　　５ＷＡｊは複数個ず１ｒ・つ存在しており、これらはたとえばＭＯＳＦＥＴを用い
て形成されている。そして、それらのスイッチング信号
は、図示しないスイッチング信号線を介して列デコーダ
４から与えられるようになっている。なお、以下では、
行が伸びる方向に沿ってピット線対ＢＬ、　　ＢＬｊｂ
を２組ずつ組合わせＪａ。

たものを考え、各組合せ部分に属するメモリセルやセン
スアンプなどを総称して、行デコーダ３に近い順に［第
ｆ群Ｊ　（ｆ−１，２，・・・、　ｋ）と呼ぶことにす
る。

次に、この実施例の動作を説明する。まず、通常アクセ
ス時において、第２図のアービタ回路１１の判定によっ
て通常アクセスのための行アドレスＲＡが行デコーダ３
に与えられる。また、これと並行して、列アドレスＣＡ
に応じた信号が列デコーダ４に与えられる。

列デコーダ４では、列アドレスＣＡに基いて、アクセス
すべきメモリセルが属する列を含んだ群を特定する。た
とえば第１図のメモリセルＭ１３がアクセスされる場合
には、このメモリセルＭ１３が属する列を含んだ第２群
が特定される。

そして、この第２群内に含まれる第１と第２のスイッチ
ング回路５ＷＢ１２〜５ＷＢＩＩ１２；　５ＷＡ３゜５
ＷＡ４をすべてオンとし、残りのスイッチング回路５Ｗ
Ａｉｊ≠３．４）、５ＷＪｊ（ｊ≠２）はすべてオフと
しておく。

このようにしＣ１アクレスすべきメモリセルＭ１３が属
する列に関連した部分のみが電気的に互いに接続されて
活性化可能状態とされた俊、行デコーダ３が主ワード線
ＷＬＭ１を駆動する。このプロセスにおいて、列アドレ
スＣＡは行アドレスＲ△と同時に入力されているため、
主ワード線ＷＬＭ１の駆動開始までの行デコーダ３側の
待機時間は実質的にゼロぐある。

第２群に含まれる第１のスイッチング回路ＳＷＢ　　−
Ｓ　Ｗ　１３　第２がすべてオンであることにより、行
デコーダ３によって駆動された主ワード線ＷＬＭ１の電
位変化は副ワード線ＷＬＳ１□に伝達され、それによっ
てメモリセルＭ１３’　Ｍ１４のゲートが開く。そして
、これらのメモリセルＭ１３”１４に記憶されたデータ
はピット線対Ｂ　Ｌ３ａ、　Ｂ　Ｌ３ｂ：　ＢＬ、ＢＬ
４ｂのそれぞれの電位差として取出されＪａる。さらに、センスアンプ活性化信号線２５にセンスア
ンプ活性化信号が与えられると、これらがセンスアンプ
ＳＡ３．ＳＡ４によってそれぞれ検出・増幅される。

その後、列デコーダ４からのＩ１０ゲート信号によって
Ｉ１０ゲートトランジスタＱ３３．Ｑ３ｂがオンし、セ
ンスアンプＳＡ３の出力がＩ１０線２１およびＩ１０線
２２を介して第２図のバッファレジスタ５に転送される
。その後、主ワード線Ｗ１Ｍ　　の電位（したがって副
ワード線ＷＬＳ１□の電位）が立下がり、第１と第２の
スイッチング回路５ＷＢ１２〜ＳＷＢｍ２；ＳＷＡ　　
５ＷＡ４が第３・フとされる。そして、ビットＦＩＩＢＬ　　、ＢＬ３ｂ
がＪａプリチャージされ、１べてのメモリセルＭ１．が通Ｊ常アクセスから解放される。

次にリフレッシュ時の動作について説明する。

例として主ワード線ＷＬＭ１に接続されているメモリセ
ルＭ　　−Ｍ　　をリフレッシュする場合を考１１　　
１ｎえる。この場合には、リフレッシュ要求ＲＥＦＲＥＱ１
．：Ｉいてアービタ回路１１がアドレスマルチプレクサ
８を切換え、それによって、リフレッシュアドレスＲＦ
Ａが行デコーダ３に与えられる。

一方、アービタ回路１１からリフレッシュを行なう旨の
信号がタイミングジェネレータ６を介して列デコーダ３
に与えられる。それに基いて列デコーダ３は第１と第２
のスイッチング回路５ＷＢＨｆ、　ＳＷＡ　・（ｉ＝１
〜ｍ＋、　ｆ＝１〜に、　ｊ＝１〜ｎ）のすべてをオン
とする。

このため、主ワード線ＷＬＭ１の電位が立上がると第１
行目の副ワード線Ｗ　Ｌ　Ｂ　、、（ｆ＝１〜ｋ）のす
べての電位も立上り、第１行目のメモリセルＭ１１〜Ｍ
Ｉｎのそれぞれに記憶されていたデータが各ビット線Ｂ
　Ｌ　、　　Ｂ　Ｌ　ｊ、（ｊ＝１〜ｎ）ニ読出すレル
。そＪａ。

して、センスアンプ活性化信号ライン２５にセンスアン
プ活性化信号が与えられると各センスアンプＳＡ１〜Ｓ
Ａ、が検出・増幅Ｃ１作を開始する。

それによってビット線ＢＬ、　ＢＬｊｂ（ｊ＝１〜ｎ）
上Ｊａ′ のデータが増幅され、それがメモリセルＭ１１＝Ｍ１ｏ
内に取込まれることによってリフレッシュが行なわれる
。

その後、主ワード線ＷＬＭ、および副ワード線Ｗ　Ｌ　
Ｂ　１．（ｆ＝ｉ〜ｋ）が立下がり、第１と第２のスイ
ッチング回路ＳＷＢ　　　ＳＷＡ、　（ｉ＝１〜ｍ、　
ｒ＝１〜ｉ１　　　　　　Ｊｋ、　ｊ＝１〜ｎ）のすべてがオフとされ、ピッ（・線
ＢＬｊａ、Ｂ　Ｌ　ｊｂ（ｊ＝１〜ｎ）がプリチ１？−
ジされる。これによって、メモリセル１はリフレッシュ
動作から解放される。

すなわち、リフレッシュ時においては第１と第２のスイ
ッチング回路のすべてをオンとするのであり、このとき
には従来装置と同様のリフレッシュ動作がなされること
になる。リフレッシュを行なう行以外についての第１の
スイッチング回路５ＷＪｆ（ｔ≠１．　ｆ＝１〜ｋ）に
ついては必ずしもオンとする必要はないが、それらにつ
いての主ワード線ＷＬ２〜ＷＬＩｌｌの電位は立上がら
ないため、上記のように第１のスイッチング回路Ｓ　Ｗ
　Ｂ　Ｂ（ｉ＝１〜ｍ、　ｒ＝１〜ｋ）のすべてをオン
としても支障はない。

なお、上記実施例ではＶＳＲＡＭにこの発明を適用した
が、ひとつのトランジスタとひとつのキャパシタからな
るダイナミックＲＡＭのメモリセルを用いていながらス
タティックＲＡＭのようにして使用可能なＰＳＲＡＭ　
（擬似スタティックＲＡＭ）などにもこの発明は適用可
能である。このＰＳＲＡＭそのものについては、Ｈ、Ｋ
　ａｗａｍｏｔ。

ｅｔ、ａｌ、、　　”Ａ　２８８Ｋ　　０ＭＯ８Ｐｓｃ
ｕｄｏｓｔａｔｉｃＲＡＭ”　ＩＥＥＥＥ　　Ｊ、　５
ｏｌｉｄ−８ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ　ｖｏｌ、
５ｃ−１９，Ｎｏ、５．　　Ｏｃｔ、　１９８４に開示
されている。

このような自己リフレッシュ型の半導体記憶装置全般に
この発明が適用可能な理由は、これらでは通常アクセス
とリフレッシュ動作との区別を比較的早いタイミングで
知ることができるためである。

また、上記実施例では、行が伸びる方向に沿って隣接す
る２個のメモリセルごとに副ワード線や第１のスイッチ
ング回路を設けたが、必ずしも２個ずつのメモリセルを
中位とする必要はなく、任意の個数のメモリセルを単位
とすればよい。土ワード線ＷＬＭ・と各メモリセルＭｉ
ｊのそれぞれの間に第１のスイッチング回路を設けると
きにしよ、副ワード線を設ける必要はなく、主ワード線
と各メモリセルの間に第１のスイッチング回路を直接介
挿させればよい。

〔発明の効果〕

以上説明したように、この発明によれば、通常アクセス
時においてアクセスすべきメモリセルの列アドレスに応
じて定まる一部の列についてメモリセルやセンスアンプ
を活性化可能とするため、無用の部分の活性化が行なわ
れず、消Ｙ！！電力を軽減させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例にＪ３けるメモリセルとそ
の周辺回路の一部を示す部分回路図、第２図はＶ　Ｓ　
ＲＡ　Ｍの全体構成を示すブロック図、第３図は従来の
ＶＳＲＡＭにおけるメモリセルとその周辺回路の一部を
示す部分回路図、第４図は■ＳＲＡＭの動作例を示すタ
イミングチャートである。図において、１はメモリセル、２はセンスアンプ群、３
は行デコーダ、４は列デコーダ、Ｍｉｊはメモリセル、
ＳＡ、はセンスアンプ、ＷＬＭ、は主ワード線、ＷＬＳ
、、は副ワード線、ＳＷＢ、、は第１のスイッチング回
路、ＳＷＡ、は第２のスイッチング回路である。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

（１）メモリセルアレイに対する自己リフレッシュ機能
を持った半導体記憶装置において、前記メモリセルアレ
イへの通常アクセス時において、前記メモリセルアレイ
の各列の構成要素およびセンスアンプのうち、当該アク
セスの列アドレスに応じて定まる一部の列に関連する部
分のみを活性化可能とする部分活性化手段を設けたこと
を特徴とする半導体記憶装置。
（２）行デコーダ側に接続された主ワード線が行ごとに
設けられているほかに、メモリセル側に接続された副ワ
ード線が所定数のメモリセルごとに個別に設けられてお
り、部分活性化手段が、前記主ワード線と各副ワード線との間にそれぞれ介挿さ
れた複数の第１のスイッチング手段と、各センスアンプ
とセンスアンプ活性化信号ラインとの間にそれぞれ介挿
された複数の第２のスイッチング手段と、通常アクセス時において、前記第１と第２のスイッチン
グ手段のうち、与えられた列アドレスに応じて定まる列
に関係する部分のみをオンとするスイッチング制御手段
とを備えることを特徴とする、特許請求の範囲第１項記
載の半導体記憶装置。