JP2002184182A - 半導体メモリおよびその制御方法 - Google Patents
半導体メモリおよびその制御方法Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 本発明は、半導体メモリに関し、消費電力を
低減することを目的とする。 【解決手段】 複数のコマンドを順次受け、これ等コマ
ンドの組み合わせに応じて、メモリセルにデータを読み
書きする際、メモリセルの選択スイッチを制御するワー
ド線は、２番目またはそれ以降のコマンドを受けた後に
活性化される。このため、ワード線を活性化するための
制御回路を従来より低い周波数で動作させることがで
き、消費電力を小さくできる。また、ワード線は、最初
のコマンドとともに供給されるアドレス信号と、２番目
またはそれ以降のコマンドとともに供給されるアドレス
信号の一部とに基づいて活性化される。このため、これ
等アドレス信号により選択されるメモリ領域を小さくで
き、消費電力を小さくできる。
低減することを目的とする。 【解決手段】 複数のコマンドを順次受け、これ等コマ
ンドの組み合わせに応じて、メモリセルにデータを読み
書きする際、メモリセルの選択スイッチを制御するワー
ド線は、２番目またはそれ以降のコマンドを受けた後に
活性化される。このため、ワード線を活性化するための
制御回路を従来より低い周波数で動作させることがで
き、消費電力を小さくできる。また、ワード線は、最初
のコマンドとともに供給されるアドレス信号と、２番目
またはそれ以降のコマンドとともに供給されるアドレス
信号の一部とに基づいて活性化される。このため、これ
等アドレス信号により選択されるメモリ領域を小さくで
き、消費電力を小さくできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリの低
消費電力技術および高速化技術に関する。また、本発明
は、キャパシタからなるメモリセルを有する半導体メモ
リに関し、特に、メモリセルのリフレッシュを内部で自
動的に実行する技術に関する。
消費電力技術および高速化技術に関する。また、本発明
は、キャパシタからなるメモリセルを有する半導体メモ
リに関し、特に、メモリセルのリフレッシュを内部で自
動的に実行する技術に関する。
【０００２】
【従来の技術】一般に、DRAM等の半導体メモリは、共通
のアドレス端子を使用してアドレス信号を行アドレスと
列アドレスとに分けて受け、読み出し動作または書き込
み動作等を実行している。例えば、I/Oが８ビットの６
４ＭビットDRAM（アドレス空間；８Ｍビット）のDRAM
は、２本のバンクアドレス端子と１２本のアドレス端子
を使用して、１２ビットの行アドレス信号と、９ビット
の列アドレス信号とを受けている。このDRAMでは、例え
ば、最初のクロック信号に同期してアクティブコマンド
および行アドレス信号（上位アドレス）を受け、次のク
ロック信号に同期して読み出しコマンドおよび列アドレ
ス信号（下位アドレス）を受ける。このとき行アドレス
信号に対応する全てのワード線が活性化され、メモリセ
ルに保持されているデータがビット線に読み出される。
読み出されたデータは、センスアンプで増幅される。こ
の例では、ワード線の活性化により１６ｋ個のメモリ領
域のうち一つが選択され、４ｋ個のメモリセルのデータ
が再書き込みされる。この後、列アドレス信号により、
データを読み書きするメモリセルが選択され、読み出し
動作または書き込み動作が実行される。
のアドレス端子を使用してアドレス信号を行アドレスと
列アドレスとに分けて受け、読み出し動作または書き込
み動作等を実行している。例えば、I/Oが８ビットの６
４ＭビットDRAM（アドレス空間；８Ｍビット）のDRAM
は、２本のバンクアドレス端子と１２本のアドレス端子
を使用して、１２ビットの行アドレス信号と、９ビット
の列アドレス信号とを受けている。このDRAMでは、例え
ば、最初のクロック信号に同期してアクティブコマンド
および行アドレス信号（上位アドレス）を受け、次のク
ロック信号に同期して読み出しコマンドおよび列アドレ
ス信号（下位アドレス）を受ける。このとき行アドレス
信号に対応する全てのワード線が活性化され、メモリセ
ルに保持されているデータがビット線に読み出される。
読み出されたデータは、センスアンプで増幅される。こ
の例では、ワード線の活性化により１６ｋ個のメモリ領
域のうち一つが選択され、４ｋ個のメモリセルのデータ
が再書き込みされる。この後、列アドレス信号により、
データを読み書きするメモリセルが選択され、読み出し
動作または書き込み動作が実行される。
【０００３】
【発明が解決しようとする課題】ところで、行アドレス
信号のビット数が多いほど、一度に選択されるメモリ領
域の大きさが小さくなり、同時に活性化されるワード線
の数が少なくなる。読み出し動作時および書き込み動作
時の消費電力は、活性化されるワード線の数およびワー
ド線の活性化に応じて動作するセンスアンプの数に依存
する。このため、行アドレス信号のビット数が多いほ
ど、動作時の消費電力は小さくなる。例えば、上述した
DRAMが、２本のバンクアドレス端子と、１３本のアドレ
ス端子を有し、１３ビットの行アドレス信号および８ビ
ットの列アドレス信号を受ける場合、一度に活性化され
るワード線の数は半減され、消費電力は減少する。
信号のビット数が多いほど、一度に選択されるメモリ領
域の大きさが小さくなり、同時に活性化されるワード線
の数が少なくなる。読み出し動作時および書き込み動作
時の消費電力は、活性化されるワード線の数およびワー
ド線の活性化に応じて動作するセンスアンプの数に依存
する。このため、行アドレス信号のビット数が多いほ
ど、動作時の消費電力は小さくなる。例えば、上述した
DRAMが、２本のバンクアドレス端子と、１３本のアドレ
ス端子を有し、１３ビットの行アドレス信号および８ビ
ットの列アドレス信号を受ける場合、一度に活性化され
るワード線の数は半減され、消費電力は減少する。
【０００４】しかしながら、行アドレス信号のビット数
が増えると、パッケージの端子数が増えるため、パッケ
ージの外形寸法が大きくなってしまう。その結果、DRAM
を搭載するシステム基板において、部品の実装密度が低
下してしまう。部品の実装密度は、アドレスバスの本数
が増え、システム基板上のパターン配線領域が増えるこ
とでも低下する。アドレス端子の数を増やすことは、チ
ップ面積の増大にもつながる。
が増えると、パッケージの端子数が増えるため、パッケ
ージの外形寸法が大きくなってしまう。その結果、DRAM
を搭載するシステム基板において、部品の実装密度が低
下してしまう。部品の実装密度は、アドレスバスの本数
が増え、システム基板上のパターン配線領域が増えるこ
とでも低下する。アドレス端子の数を増やすことは、チ
ップ面積の増大にもつながる。
【０００５】一方、DRAMは、汎用コンピュータ、パーソ
ナルコンピュータだけでなく、民生機器にも多量に使用
されている。一般に、民生機器に搭載されるDRAMは、数
十MHzで動作すれば十分な場合が多い。しかしながら、
従来のDRAMは、民生機器向け専用に開発されていない。
このため、民生機器にDRAMを搭載する場合にも、コンピ
ュータ向けの高速のDRAMを採用しなくてはならなかっ
た。この種のDRAMは、高速動作を目的に開発されている
ため、消費電力が大きい場合がある。携帯電話、電子カ
メラ等のようにバッテリーで動作する民生機器の分野で
は、低消費電力の低いDRAMが待望されている。
ナルコンピュータだけでなく、民生機器にも多量に使用
されている。一般に、民生機器に搭載されるDRAMは、数
十MHzで動作すれば十分な場合が多い。しかしながら、
従来のDRAMは、民生機器向け専用に開発されていない。
このため、民生機器にDRAMを搭載する場合にも、コンピ
ュータ向けの高速のDRAMを採用しなくてはならなかっ
た。この種のDRAMは、高速動作を目的に開発されている
ため、消費電力が大きい場合がある。携帯電話、電子カ
メラ等のようにバッテリーで動作する民生機器の分野で
は、低消費電力の低いDRAMが待望されている。
【０００６】DRAMのメモリセルは、キャパシタに電荷を
充電することで情報を記憶する。このため、DRAMを搭載
するシステムは、所定の周期でメモリセルをリフレッシ
ュし、メモリセルに書き込まれた情報を保持する必要が
ある。メモリセルの読み出し動作および書き込み動作
は、リフレッシュ動作中に実行できない。このため、上
記システムでは、I/Oのバス占有率が低下する傾向があ
る。特に、民生機器等の分野で待望されている低い周波
数で動作するDRAMにおいて、そのリフレッシュ動作を最
適化し、I/Oのバス占有率を向上する提案はなされてい
ない。
充電することで情報を記憶する。このため、DRAMを搭載
するシステムは、所定の周期でメモリセルをリフレッシ
ュし、メモリセルに書き込まれた情報を保持する必要が
ある。メモリセルの読み出し動作および書き込み動作
は、リフレッシュ動作中に実行できない。このため、上
記システムでは、I/Oのバス占有率が低下する傾向があ
る。特に、民生機器等の分野で待望されている低い周波
数で動作するDRAMにおいて、そのリフレッシュ動作を最
適化し、I/Oのバス占有率を向上する提案はなされてい
ない。
【０００７】本発明の目的は、半導体メモリの消費電力
を低減することにある。本発明の別の目的は、低い周波
数で動作するDRAMにおいて、メモリセルのリフレッシュ
動作を最適化し、I/Oのバス占有率を向上することにあ
る。本発明のさらなる別の目的は、低い周波数で動作す
る半導体メモリにおいて、コマンドの供給から読み出し
動作および書き込み動作の完了までの時間を短縮するこ
とにある。
を低減することにある。本発明の別の目的は、低い周波
数で動作するDRAMにおいて、メモリセルのリフレッシュ
動作を最適化し、I/Oのバス占有率を向上することにあ
る。本発明のさらなる別の目的は、低い周波数で動作す
る半導体メモリにおいて、コマンドの供給から読み出し
動作および書き込み動作の完了までの時間を短縮するこ
とにある。
【０００８】
【課題を解決するための手段】請求項１の半導体メモリ
および請求項１２の半導体メモリの制御方法では、半導
体メモリは、複数のコマンドを順次受け、これ等コマン
ドの組み合わせに応じて、メモリセルにデータを読み書
きするメモリ動作を実行する。この際、メモリセルの選
択スイッチを制御するワード線は、最初のコマンドでは
なく、２番目またはそれ以降のコマンドを受けた後に活
性化される。このため、ワード線を活性化するための制
御回路を従来より低い周波数で動作させることができ、
消費電力を小さくできる。
および請求項１２の半導体メモリの制御方法では、半導
体メモリは、複数のコマンドを順次受け、これ等コマン
ドの組み合わせに応じて、メモリセルにデータを読み書
きするメモリ動作を実行する。この際、メモリセルの選
択スイッチを制御するワード線は、最初のコマンドでは
なく、２番目またはそれ以降のコマンドを受けた後に活
性化される。このため、ワード線を活性化するための制
御回路を従来より低い周波数で動作させることができ、
消費電力を小さくできる。
【０００９】最初のコマンドが供給された後、ワード線
が活性化するまでの期間が十分あるため、この期間を利
用して、外部から認識されることなく内部回路を動作で
きる。内部回路として、例えば、メモリセルのリフレッ
シュ動作を自動的に実行するリフレッシュ制御回路、ま
たは回路の機能をチェックするセルフテスト回路等があ
る。
が活性化するまでの期間が十分あるため、この期間を利
用して、外部から認識されることなく内部回路を動作で
きる。内部回路として、例えば、メモリセルのリフレッ
シュ動作を自動的に実行するリフレッシュ制御回路、ま
たは回路の機能をチェックするセルフテスト回路等があ
る。
【００１０】請求項２の半導体メモリおよび請求項１３
の半導体メモリの制御方法では、動作させるメモリセル
を特定するためのアドレス信号が、コマンドとともに供
給される。ワード線は、最初のコマンドとともに供給さ
れるアドレス信号と、２番目またはそれ以降のコマンド
とともに供給されるアドレス信号の一部とに基づいて活
性化される。従来より多くのアドレス信号を使用してワ
ード線を活性化することで、同時に活性化されるワード
線の数を少なくできる。換言すれば、これ等アドレス信
号により選択されるメモリ領域は小さくなる。このた
め、メモリ動作のために動作する回路の規模を小さくで
き、消費電力を小さくできる。
の半導体メモリの制御方法では、動作させるメモリセル
を特定するためのアドレス信号が、コマンドとともに供
給される。ワード線は、最初のコマンドとともに供給さ
れるアドレス信号と、２番目またはそれ以降のコマンド
とともに供給されるアドレス信号の一部とに基づいて活
性化される。従来より多くのアドレス信号を使用してワ
ード線を活性化することで、同時に活性化されるワード
線の数を少なくできる。換言すれば、これ等アドレス信
号により選択されるメモリ領域は小さくなる。このた
め、メモリ動作のために動作する回路の規模を小さくで
き、消費電力を小さくできる。
【００１１】請求項３の半導体メモリでは、ワード線
は、メインワード線と、このメインワード線から分岐す
る複数のサブワード線とを有している。サブワード線
は、メモリセルの選択スイッチに接続されている。メイ
ンワード線は、例えば、上位アドレスに対応しており、
複数回のメモリ動作の間活性化されている。サブワード
線は、例えば、下位アドレスに対応しており、１回のメ
モリ動作毎に活性化される。複数のサブワード線を順次
活性化することで、活性化されたメインワード線により
選択可能な全てのメモリセルを動作させることができ
る。すなわち、一般にページ動作と称する連続アクセス
を広いメモリ領域で行うことができる。
は、メインワード線と、このメインワード線から分岐す
る複数のサブワード線とを有している。サブワード線
は、メモリセルの選択スイッチに接続されている。メイ
ンワード線は、例えば、上位アドレスに対応しており、
複数回のメモリ動作の間活性化されている。サブワード
線は、例えば、下位アドレスに対応しており、１回のメ
モリ動作毎に活性化される。複数のサブワード線を順次
活性化することで、活性化されたメインワード線により
選択可能な全てのメモリセルを動作させることができ
る。すなわち、一般にページ動作と称する連続アクセス
を広いメモリ領域で行うことができる。
【００１２】請求項４の半導体メモリでは、ワード線
は、メインワード線と、このメインワード線から分岐し
メモリセルの選択スイッチに接続された複数のサブワー
ド線とを有している。メインワード線は、最初のコマン
ドとともに供給されるアドレス信号に基づいて活性化さ
れる。サブワード線は、２番目またはそれ以降のコマン
ドとともに供給されるアドレス信号に基づいて活性化さ
れる。メインワード線を予め活性化しておくことで、２
番目のコマンドが供給されてからサブワード線が活性化
されるまでの期間を短くできる。この結果、ページ動作
を高速に実行できる。また、メモリセル等を救済する冗
長回路を有する場合、救済判定を高速に実行できる。も
しくは、メインワード線単位で冗長を行う場合、救済判
定をアクティブコマンドからメインワード線の立ち上げ
の間に実行することで、冗長回路による判定時間を他の
回路の動作時間に含めることができる。すなわち、冗長
回路の動作がクリティカルになることを防止できる。
は、メインワード線と、このメインワード線から分岐し
メモリセルの選択スイッチに接続された複数のサブワー
ド線とを有している。メインワード線は、最初のコマン
ドとともに供給されるアドレス信号に基づいて活性化さ
れる。サブワード線は、２番目またはそれ以降のコマン
ドとともに供給されるアドレス信号に基づいて活性化さ
れる。メインワード線を予め活性化しておくことで、２
番目のコマンドが供給されてからサブワード線が活性化
されるまでの期間を短くできる。この結果、ページ動作
を高速に実行できる。また、メモリセル等を救済する冗
長回路を有する場合、救済判定を高速に実行できる。も
しくは、メインワード線単位で冗長を行う場合、救済判
定をアクティブコマンドからメインワード線の立ち上げ
の間に実行することで、冗長回路による判定時間を他の
回路の動作時間に含めることができる。すなわち、冗長
回路の動作がクリティカルになることを防止できる。
【００１３】請求項５の半導体メモリでは、メモリセル
を有する複数のメモリブロックのいずれかが、最初のコ
マンドとともに供給されるアドレス信号に応じて選択さ
れる。メモリ動作の早い時期にメモリブロックを選択す
ることで、２番目以降のコマンドに応答して動作を開始
する回路を少なくできる。この結果、最初のコマンドが
供給されてから読み出し動作および書き込み動作が完了
するまでの時間を短縮できる。すなわち、低消費電力の
特性を保持したまま、高速化を実現できる。
を有する複数のメモリブロックのいずれかが、最初のコ
マンドとともに供給されるアドレス信号に応じて選択さ
れる。メモリ動作の早い時期にメモリブロックを選択す
ることで、２番目以降のコマンドに応答して動作を開始
する回路を少なくできる。この結果、最初のコマンドが
供給されてから読み出し動作および書き込み動作が完了
するまでの時間を短縮できる。すなわち、低消費電力の
特性を保持したまま、高速化を実現できる。
【００１４】請求項６の半導体メモリでは、メモリブロ
ックは、複数のセグメントで構成されている。複数のビ
ット線は、サブワード線に接続された複数のメモリセル
にそれぞれ接続されている。複数のセンスアンプは、一
対のメモリブロックに共通に形成されており、これ等メ
モリブロック内のビット線上のデータを増幅する。すな
わち、センスアンプは、１つのメモリブロックで供給さ
れている。複数のビット線選択スイッチは、各メモリブ
ロックのビット線とセンスアンプとをそれぞれ接続す
る。ビット線選択スイッチは、最初のコマンドとともに
供給されるアドレス信号に応じて、セグメント毎に選択
される。このため、メモリ動作の早い時期に、動作させ
るメモリブロックのビット線とセンスアンプとを接続で
きる。または、動作させないメモリブロックのビット線
とセンスアンプとの接続を解除できる。この結果、最初
のコマンドが供給されてから読み出し動作および書き込
み動作が完了するまでの時間を短縮できる。
ックは、複数のセグメントで構成されている。複数のビ
ット線は、サブワード線に接続された複数のメモリセル
にそれぞれ接続されている。複数のセンスアンプは、一
対のメモリブロックに共通に形成されており、これ等メ
モリブロック内のビット線上のデータを増幅する。すな
わち、センスアンプは、１つのメモリブロックで供給さ
れている。複数のビット線選択スイッチは、各メモリブ
ロックのビット線とセンスアンプとをそれぞれ接続す
る。ビット線選択スイッチは、最初のコマンドとともに
供給されるアドレス信号に応じて、セグメント毎に選択
される。このため、メモリ動作の早い時期に、動作させ
るメモリブロックのビット線とセンスアンプとを接続で
きる。または、動作させないメモリブロックのビット線
とセンスアンプとの接続を解除できる。この結果、最初
のコマンドが供給されてから読み出し動作および書き込
み動作が完了するまでの時間を短縮できる。
【００１５】また、ビット線とセンスアンプとをセグメ
ント毎に接続するため、読み出し動作および書き込み動
作時に動作する回路を減らすことができ、動作時の消費
電力を削減できる。請求項７の半導体メモリでは、揮発
性のメモリセルに保持されているデータを再書き込みす
るリフレッシュ動作は、複数のセグメントのビット線選
択スイッチを同時に選択して実行される。リフレッシュ
時に動作させるセグメントを、読み出し動作および書き
込み動作時に動作させるセグメントより増やすことで、
全てのメモリセルをリフレッシュするために必要なリフ
レッシュ回数を減らすことができる。したがって、リフ
レッシュ間隔を延ばすことができ、所定の期間内におい
て、読み出し動作および書き込み動作の比率を高くでき
る。すなわち、I/Oのバス占有率（データ転送レート）
を向上できる。
ント毎に接続するため、読み出し動作および書き込み動
作時に動作する回路を減らすことができ、動作時の消費
電力を削減できる。請求項７の半導体メモリでは、揮発
性のメモリセルに保持されているデータを再書き込みす
るリフレッシュ動作は、複数のセグメントのビット線選
択スイッチを同時に選択して実行される。リフレッシュ
時に動作させるセグメントを、読み出し動作および書き
込み動作時に動作させるセグメントより増やすことで、
全てのメモリセルをリフレッシュするために必要なリフ
レッシュ回数を減らすことができる。したがって、リフ
レッシュ間隔を延ばすことができ、所定の期間内におい
て、読み出し動作および書き込み動作の比率を高くでき
る。すなわち、I/Oのバス占有率（データ転送レート）
を向上できる。
【００１６】請求項８の半導体メモリでは、デコーダ
は、アドレス信号に応じてサブワード線を選択するため
のデコード信号を生成する。活性化制御回路は、２番目
のコマンドのみに応答してデコーダを活性化する。活性
化制御回路は、３番目以降のコマンドには応答しない。
このため、２番目のコマンドに応答して選択されたサブ
ワード線は、３番目以降のコマンドに対しても有効にな
る。３番目以降のコマンドとともに供給されるアドレス
信号のうち、サブワード線を選択するためのアドレス信
号は無視される。このため、ワード線の多重選択等の半
導体メモリの誤動作を確実に防止できる。デコーダは、
３番目以降のコマンドに応答して動作しないため、消費
電力を削減できる。
は、アドレス信号に応じてサブワード線を選択するため
のデコード信号を生成する。活性化制御回路は、２番目
のコマンドのみに応答してデコーダを活性化する。活性
化制御回路は、３番目以降のコマンドには応答しない。
このため、２番目のコマンドに応答して選択されたサブ
ワード線は、３番目以降のコマンドに対しても有効にな
る。３番目以降のコマンドとともに供給されるアドレス
信号のうち、サブワード線を選択するためのアドレス信
号は無視される。このため、ワード線の多重選択等の半
導体メモリの誤動作を確実に防止できる。デコーダは、
３番目以降のコマンドに応答して動作しないため、消費
電力を削減できる。
【００１７】請求項９の半導体メモリでは、揮発性のメ
モリセルに対するリフレッシュ動作時に、メインワード
線およびサブワード線は、最初のコマンドに対応するア
ドレス信号に応じて選択される。このため、最初のコマ
ンドに応答してリフレッシュ動作を開始でき、リフレッ
シュ動作を読み出し動作および書き込み動作に比べ高速
に実行できる。したがって、所定の期間内において、読
み出し動作および書き込み動作の比率を高くでき、I/O
のバス占有率（データ転送レート）を向上できる。
モリセルに対するリフレッシュ動作時に、メインワード
線およびサブワード線は、最初のコマンドに対応するア
ドレス信号に応じて選択される。このため、最初のコマ
ンドに応答してリフレッシュ動作を開始でき、リフレッ
シュ動作を読み出し動作および書き込み動作に比べ高速
に実行できる。したがって、所定の期間内において、読
み出し動作および書き込み動作の比率を高くでき、I/O
のバス占有率（データ転送レート）を向上できる。
【００１８】請求項１０の半導体メモリは、リフレッシ
ュ発生回路、バッファ、およびリフレッシュ制御回路と
を備えている。リフレッシュ発生回路は、メモリセルを
リフレッシュするためのリフレッシュ要求を所定の間隔
で発生する。バッファは、リフレッシュ要求を保持す
る。リフレッシュ制御回路は、メモリ動作が実行されて
いないときに、バッファに保持されたリフレッシュ要求
に基づいてリフレッシュ動作を実行する。この半導体メ
モリは、メモリ動作を完了した後、次のメモリ動作のた
めにワード線を活性化するまでの期間が十分ある。バッ
ファに保持されているリフレッシュ要求に基づいて、こ
の期間にリフレッシュ動作を実行することで、リフレッ
シュ動作を外部から認識されることなく実行できる。す
なわち、メモリセルのリフレッシュを内部で自動的に実
行できる。
ュ発生回路、バッファ、およびリフレッシュ制御回路と
を備えている。リフレッシュ発生回路は、メモリセルを
リフレッシュするためのリフレッシュ要求を所定の間隔
で発生する。バッファは、リフレッシュ要求を保持す
る。リフレッシュ制御回路は、メモリ動作が実行されて
いないときに、バッファに保持されたリフレッシュ要求
に基づいてリフレッシュ動作を実行する。この半導体メ
モリは、メモリ動作を完了した後、次のメモリ動作のた
めにワード線を活性化するまでの期間が十分ある。バッ
ファに保持されているリフレッシュ要求に基づいて、こ
の期間にリフレッシュ動作を実行することで、リフレッ
シュ動作を外部から認識されることなく実行できる。す
なわち、メモリセルのリフレッシュを内部で自動的に実
行できる。
【００１９】請求項１１の半導体メモリは、リフレッシ
ュ要求を交互に保持する複数のバッファを備えている。
ページ動作中は、リフレッシュ要求が発生してもリフレ
ッシュ動作を実行できない。このため、ページ動作の最
大回数は、リフレッシュ要求の発生間隔であるリフレッ
シュ周期に応じて制限される。バッファの数だけリフレ
ッシュ要求を保持できるため、ページ動作の最大回数を
増やすことができる。
ュ要求を交互に保持する複数のバッファを備えている。
ページ動作中は、リフレッシュ要求が発生してもリフレ
ッシュ動作を実行できない。このため、ページ動作の最
大回数は、リフレッシュ要求の発生間隔であるリフレッ
シュ周期に応じて制限される。バッファの数だけリフレ
ッシュ要求を保持できるため、ページ動作の最大回数を
増やすことができる。
【００２０】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体メモリおよび
半導体メモリの制御方法の第１の実施形態を示してい
る。この実施形態は、請求項１ないし請求項４、請求項
１０、請求項１２、請求項１３に対応している。この半
導体メモリは、シリコン基板上にCMOSプロセスを使用し
て６４ＭビットのSDRAM（Synchronous DRAM）１０とし
て形成されている。このSDRAM１０は、主に民生機器向
けに設計されており、最大クロック周波数は、４０ＭＨ
ｚ（最速のSDRAMの半分以下）である。SDRAM１０は、使
い勝手を良くするために、メモリセルのリフレッシュを
内部で自動的に実行する機能を有している。このため、
ユーザは、リフレッシュを全く考慮することなく、SDRA
Mを搭載するシステム基板を設計できる。
用いて説明する。図１は、本発明の半導体メモリおよび
半導体メモリの制御方法の第１の実施形態を示してい
る。この実施形態は、請求項１ないし請求項４、請求項
１０、請求項１２、請求項１３に対応している。この半
導体メモリは、シリコン基板上にCMOSプロセスを使用し
て６４ＭビットのSDRAM（Synchronous DRAM）１０とし
て形成されている。このSDRAM１０は、主に民生機器向
けに設計されており、最大クロック周波数は、４０ＭＨ
ｚ（最速のSDRAMの半分以下）である。SDRAM１０は、使
い勝手を良くするために、メモリセルのリフレッシュを
内部で自動的に実行する機能を有している。このため、
ユーザは、リフレッシュを全く考慮することなく、SDRA
Mを搭載するシステム基板を設計できる。
【００２１】SDRAM１０の端子の構成は、一般の６４Ｍ
ビットSDRAMと同じである。すなわち、SDRAM１０は、１
２ビットの行アドレス信号と９ビットの列アドレス信号
とを受ける１２本のアドレス端子、２本のバンク選択端
子、および８本のデータ入出力端子を有している。図１
に示すように、SDRAM１０は、リフレッシュ制御回路１
２、リフレッシュカウンタ１４、ラッチ１６、１８、ア
ドレスセレクタ２０、２２、タイミングジェネレータ２
４、および４つのバンクBKを有している。
ビットSDRAMと同じである。すなわち、SDRAM１０は、１
２ビットの行アドレス信号と９ビットの列アドレス信号
とを受ける１２本のアドレス端子、２本のバンク選択端
子、および８本のデータ入出力端子を有している。図１
に示すように、SDRAM１０は、リフレッシュ制御回路１
２、リフレッシュカウンタ１４、ラッチ１６、１８、ア
ドレスセレクタ２０、２２、タイミングジェネレータ２
４、および４つのバンクBKを有している。
【００２２】バンクBKは、タイミングジェネレータ２
６、行プリデコーダ２８、セグメントセレクタ３０、列
プリデコーダ３２、およびメモリコア３４を有してい
る。メモリコア３４は、縦横に配置された複数のセグメ
ントＳで構成されたメモリアレイMAを有している。この
例では、一つのセグメントＳは、２５６ｋ個のメモリセ
ルで構成されている。メモリアレイMAの周囲には、行メ
インデコーダ３６、列メインデコーダ３８、および図示
しないセンスアンプ、データの入出力スイッチ等が配置
されている。行メインデコーダ３６は、メインワード線
MWLにより図の縦方向に並ぶセグメントＳを選択し、列
メインデコーダ３８は、図示しない列スイッチ等により
図の横方向に並ぶセグメントＳを選択する。メインワー
ド線MWLは、トランジスタ等のスイッチを介して複数の
サブワード線SWLに接続されている。サブワード線SWL
は、メモリセルの転送トランジスタのゲートに接続され
ている。
６、行プリデコーダ２８、セグメントセレクタ３０、列
プリデコーダ３２、およびメモリコア３４を有してい
る。メモリコア３４は、縦横に配置された複数のセグメ
ントＳで構成されたメモリアレイMAを有している。この
例では、一つのセグメントＳは、２５６ｋ個のメモリセ
ルで構成されている。メモリアレイMAの周囲には、行メ
インデコーダ３６、列メインデコーダ３８、および図示
しないセンスアンプ、データの入出力スイッチ等が配置
されている。行メインデコーダ３６は、メインワード線
MWLにより図の縦方向に並ぶセグメントＳを選択し、列
メインデコーダ３８は、図示しない列スイッチ等により
図の横方向に並ぶセグメントＳを選択する。メインワー
ド線MWLは、トランジスタ等のスイッチを介して複数の
サブワード線SWLに接続されている。サブワード線SWL
は、メモリセルの転送トランジスタのゲートに接続され
ている。
【００２３】リフレッシュ制御回路１２は、内部リフレ
ッシュ信号IREF、内部行アドレスストローブ信号IRAS等
の制御信号を各回路に供給し、メモリセルのリフレッシ
ュ動作を制御する。より詳細には、図示しないリフレッ
シュ発生回路（発振回路）により一定時間毎にリフレッ
シュ要求が発生する。リフレッシュ要求は、リフレッシ
ュ制御回路１２内のバッファ（図示せず）で一旦保持さ
れ、メモリコア３４の非動作時に内部リフレッシュ信号
IREFとして出力される。内部行アドレスストローブ信号
IRASは、メモリコア３４を動作させるとき（メインワー
ド線MWLを選択するとき）に活性化される。
ッシュ信号IREF、内部行アドレスストローブ信号IRAS等
の制御信号を各回路に供給し、メモリセルのリフレッシ
ュ動作を制御する。より詳細には、図示しないリフレッ
シュ発生回路（発振回路）により一定時間毎にリフレッ
シュ要求が発生する。リフレッシュ要求は、リフレッシ
ュ制御回路１２内のバッファ（図示せず）で一旦保持さ
れ、メモリコア３４の非動作時に内部リフレッシュ信号
IREFとして出力される。内部行アドレスストローブ信号
IRASは、メモリコア３４を動作させるとき（メインワー
ド線MWLを選択するとき）に活性化される。
【００２４】この実施形態では、１回のリフレッシュ動
作で、１６ｋ個のメモリセル（一つのバンクあたり４ｋ
個）がリフレッシュされるようにメモリコア３４が設計
されている。このため、約１５．６μｓ毎にリフレッシ
ュ要求を発生させれば、全てのメモリセルのデータを保
持できる（１６ｋ個×（６４ｍｓ／１５．６μｓ）＝６
４Ｍ個）。
作で、１６ｋ個のメモリセル（一つのバンクあたり４ｋ
個）がリフレッシュされるようにメモリコア３４が設計
されている。このため、約１５．６μｓ毎にリフレッシ
ュ要求を発生させれば、全てのメモリセルのデータを保
持できる（１６ｋ個×（６４ｍｓ／１５．６μｓ）＝６
４Ｍ個）。
【００２５】リフレッシュ要求が等間隔で発生するた
め、tRAS（/RAS active time）の最大時間（タイミング
仕様）は、１５．６μｓに設定されている。tRASは、ア
クティブコマンドACTの受け付け後、プリチャージコマ
ンドPREを受け付けるまでの時間であり、ワード線を選
択した状態で連続して読み書き動作が可能な時間であ
る。
め、tRAS（/RAS active time）の最大時間（タイミング
仕様）は、１５．６μｓに設定されている。tRASは、ア
クティブコマンドACTの受け付け後、プリチャージコマ
ンドPREを受け付けるまでの時間であり、ワード線を選
択した状態で連続して読み書き動作が可能な時間であ
る。
【００２６】リフレッシュカウンタ１４は、リフレッシ
ュアドレスREFADを生成する。ラッチ１６は、アドレス
端子を介して供給されるアドレス信号ADを、アクティブ
コマンド信号ACTVに同期して行アドレス信号RADとして
取り込む。アクティブコマンド信号ACTVは、メモリコア
３４を活性化させるアクティブコマンドACTを受けたと
きに活性化される。ラッチ１８は、読み書きコマンド信
号RWに同期して、アドレス信号ADを列アドレス信号CAD
として取り込む。読み書きコマンド信号RWは、読み出し
動作を実行する読み出しコマンドRDおよび書き込み動作
を実行する書き込みコマンドWRを受けたときに活性化さ
れる。
ュアドレスREFADを生成する。ラッチ１６は、アドレス
端子を介して供給されるアドレス信号ADを、アクティブ
コマンド信号ACTVに同期して行アドレス信号RADとして
取り込む。アクティブコマンド信号ACTVは、メモリコア
３４を活性化させるアクティブコマンドACTを受けたと
きに活性化される。ラッチ１８は、読み書きコマンド信
号RWに同期して、アドレス信号ADを列アドレス信号CAD
として取り込む。読み書きコマンド信号RWは、読み出し
動作を実行する読み出しコマンドRDおよび書き込み動作
を実行する書き込みコマンドWRを受けたときに活性化さ
れる。
【００２７】アドレスセレクタ２０は、通常動作時（IR
EF；低レベル）に、行アドレス信号RADを内部行アドレ
ス信号IRADとして伝達し、リフレッシュ動作時（IREF；
高レベル）に、リフレッシュアドレスREFAD（上位アド
レス）を内部行アドレス信号IRADとして伝達する。アド
レスセレクタ２２は、通常動作時に、列アドレス信号CA
Dを内部列アドレス信号ICADとして伝達し、リフレッシ
ュ動作時に、リフレッシュアドレスREFAD（下位アドレ
ス）を内部行アドレス信号IRADとして伝達する。タイミ
ングジェネレータ２４は、読み書き信号RWおよびリフレ
ッシュ信号IREFを受け、列プリデコーダを動作させるタ
イミング信号およびセグメントセレクタ３０を動作させ
るタイミング信号を生成している。
EF；低レベル）に、行アドレス信号RADを内部行アドレ
ス信号IRADとして伝達し、リフレッシュ動作時（IREF；
高レベル）に、リフレッシュアドレスREFAD（上位アド
レス）を内部行アドレス信号IRADとして伝達する。アド
レスセレクタ２２は、通常動作時に、列アドレス信号CA
Dを内部列アドレス信号ICADとして伝達し、リフレッシ
ュ動作時に、リフレッシュアドレスREFAD（下位アドレ
ス）を内部行アドレス信号IRADとして伝達する。タイミ
ングジェネレータ２４は、読み書き信号RWおよびリフレ
ッシュ信号IREFを受け、列プリデコーダを動作させるタ
イミング信号およびセグメントセレクタ３０を動作させ
るタイミング信号を生成している。
【００２８】タイミングジェネレータ２６は、内部行ア
ドレスストローブ信号IRASを受け、行プリデコーダ２８
を動作させるタイミング信号を生成している。行プリデ
コーダ２８は、内部行アドレス信号IRADをデコードし、
デコードした信号を行メインデコーダ３６に出力してい
る。セグメントセレクタ３０は、内部列アドレス信号IC
ADをデコードし、セグメントＳおよびそのセグメントＳ
内のサブワード線SWLを選択している。列プリデコーダ
３２は、列アドレス信号CADをデコードし、デコードし
た信号を列メインデコーダ３８に出力している。
ドレスストローブ信号IRASを受け、行プリデコーダ２８
を動作させるタイミング信号を生成している。行プリデ
コーダ２８は、内部行アドレス信号IRADをデコードし、
デコードした信号を行メインデコーダ３６に出力してい
る。セグメントセレクタ３０は、内部列アドレス信号IC
ADをデコードし、セグメントＳおよびそのセグメントＳ
内のサブワード線SWLを選択している。列プリデコーダ
３２は、列アドレス信号CADをデコードし、デコードし
た信号を列メインデコーダ３８に出力している。
【００２９】図２は、リフレッシュ要求が発生しないと
きの通常の読み出し動作のタイミングを示している。ま
ず、クロック信号CLKの立ち上がりエッジに同期して、
アクティブコマンドACTおよびアドレス信号AD（RAD1）
が供給される（図２（ａ））。図１に示したラッチ１６
は、アクティブコマンド信号ACTVの立ち上がりエッジに
同期して、アドレス信号ADを取り込み、取り込んだ信号
を行アドレス信号RADとして出力する。
きの通常の読み出し動作のタイミングを示している。ま
ず、クロック信号CLKの立ち上がりエッジに同期して、
アクティブコマンドACTおよびアドレス信号AD（RAD1）
が供給される（図２（ａ））。図１に示したラッチ１６
は、アクティブコマンド信号ACTVの立ち上がりエッジに
同期して、アドレス信号ADを取り込み、取り込んだ信号
を行アドレス信号RADとして出力する。
【００３０】アドレスセレクタ２０は、低レベルのリフ
レッシュ信号IREFは受け、行アドレス信号RADを内部行
アドレス信号IRADとして伝達する（図２（ｂ））。この
後、行プリデコーダ２８および行メインデコーダ３６が
所定のタイミングで動作し、メインワード線MWLが活性
化される（図２（ｃ））。ここで、行プリデコーダ２８
は、従来より遅いタイミングで活性化され、メインワー
ド線MWLは、従来（破線）に比べ遅く活性化される。動
作周波数が４０ＭＨｚであるため、メインワード線MWL
の活性化タイミングが遅くても、その後の読み出し動作
は正しく実行される。メインワード線MWLを活性化する
ための制御回路は、従来より低い周波数で動作するた
め、これ等制御回路の消費電力は小さくなる。
レッシュ信号IREFは受け、行アドレス信号RADを内部行
アドレス信号IRADとして伝達する（図２（ｂ））。この
後、行プリデコーダ２８および行メインデコーダ３６が
所定のタイミングで動作し、メインワード線MWLが活性
化される（図２（ｃ））。ここで、行プリデコーダ２８
は、従来より遅いタイミングで活性化され、メインワー
ド線MWLは、従来（破線）に比べ遅く活性化される。動
作周波数が４０ＭＨｚであるため、メインワード線MWL
の活性化タイミングが遅くても、その後の読み出し動作
は正しく実行される。メインワード線MWLを活性化する
ための制御回路は、従来より低い周波数で動作するた
め、これ等制御回路の消費電力は小さくなる。
【００３１】従来（破線）と異なり、この時点でサブワ
ード線SWLは、非活性化されている。すなわち、メイン
ワード線MWLは、最初のアクティブコマンドACTとともに
供給されるアドレス信号ADに基づいて活性化される。メ
インワード線MWLをアクティブコマンドACTに基づいて活
性化するため、メモリセル等を救済する冗長回路を有す
る場合、救済判定を高速に実行できる。メインワード線
MWLとサブワード線SWLとが同時に活性化されないため、
ワード線の活性化に伴い発生する電流のピーク値が小さ
くなる。
ード線SWLは、非活性化されている。すなわち、メイン
ワード線MWLは、最初のアクティブコマンドACTとともに
供給されるアドレス信号ADに基づいて活性化される。メ
インワード線MWLをアクティブコマンドACTに基づいて活
性化するため、メモリセル等を救済する冗長回路を有す
る場合、救済判定を高速に実行できる。メインワード線
MWLとサブワード線SWLとが同時に活性化されないため、
ワード線の活性化に伴い発生する電流のピーク値が小さ
くなる。
【００３２】次のクロック信号CLKの立ち上がりに同期
して、読み出しコマンドRDおよびアドレス信号AD（CAD
1）が供給される（図２（ｄ））。ラッチ１８は、読み
書き信号RWの立ち上がりエッジに同期して、アドレス信
号ADを取り込み、取り込んだ信号を列アドレス信号CAD
として出力する。アドレスセレクタ２２は、低レベルの
リフレッシュ信号IREFを受け、列アドレス信号CADを内
部列アドレス信号ICADとして伝達する（図２（ｅ））。
セグメントセレクタ３０は、内部列アドレス信号ICADに
応じたセグメントＳを選択し、そのセグメントＳ内の複
数のサブワード線SWL(1)を活性化する（図２（ｆ））。
すなわち、サブワード線SWLは、２番目のコマンド（読
み出しコマンドRD）とともに供給されるアドレス信号AD
に基づいて活性化される。この後、列プリデコーダ３２
および列メインデコーダ３８動作し、読み出しデータが
出力される（図２（ｇ））。
して、読み出しコマンドRDおよびアドレス信号AD（CAD
1）が供給される（図２（ｄ））。ラッチ１８は、読み
書き信号RWの立ち上がりエッジに同期して、アドレス信
号ADを取り込み、取り込んだ信号を列アドレス信号CAD
として出力する。アドレスセレクタ２２は、低レベルの
リフレッシュ信号IREFを受け、列アドレス信号CADを内
部列アドレス信号ICADとして伝達する（図２（ｅ））。
セグメントセレクタ３０は、内部列アドレス信号ICADに
応じたセグメントＳを選択し、そのセグメントＳ内の複
数のサブワード線SWL(1)を活性化する（図２（ｆ））。
すなわち、サブワード線SWLは、２番目のコマンド（読
み出しコマンドRD）とともに供給されるアドレス信号AD
に基づいて活性化される。この後、列プリデコーダ３２
および列メインデコーダ３８動作し、読み出しデータが
出力される（図２（ｇ））。
【００３３】従来、行アドレス信号RADに対応するサブ
ワード線SWLの全てが活性化されていた。この実施形態
では、サブワード線SWLは、行アドレス信号RADだけでな
く、列アドレス信号CADも使用して活性化される。この
ため、読み出し動作時に活性化されるサブワード線SWL
の数を少なくできる。この結果、ワード線の立ち上げに
要する電力が減り、動作するセンスアンプの数が低減す
るため、読み出し動作時の消費電力が低減される。ワー
ド線を昇圧するSDRAMにおいては、昇圧回路の能力を従
来に比べ低くできるため、特に、消費電力の低減効果は
大きい。書き込み動作においても、同様に消費電力が低
減される。
ワード線SWLの全てが活性化されていた。この実施形態
では、サブワード線SWLは、行アドレス信号RADだけでな
く、列アドレス信号CADも使用して活性化される。この
ため、読み出し動作時に活性化されるサブワード線SWL
の数を少なくできる。この結果、ワード線の立ち上げに
要する電力が減り、動作するセンスアンプの数が低減す
るため、読み出し動作時の消費電力が低減される。ワー
ド線を昇圧するSDRAMにおいては、昇圧回路の能力を従
来に比べ低くできるため、特に、消費電力の低減効果は
大きい。書き込み動作においても、同様に消費電力が低
減される。
【００３４】次のクロック信号CLKの立ち上がりエッジ
に同期して、読み出しコマンドRDおよびアドレス信号AD
（CAD2）が供給される（図２（ｈ））。セグメントセレ
クタ３０は、内部列アドレス信号ICADに応じたセグメン
トＳを選択し、そのセグメントＳ内のサブワード線SWL
を活性化する。そして、連続して供給される読み出しコ
マンドRDに基づいて読み出し動作（ページ動作）が実行
される。このとき、メインワード線MWLは、活性化状態
を保持しているため、図１の縦方向に並ぶセグメントＳ
からデータを読み出すことができる。すなわち、メモリ
アレイMAの広い領域の読み出し動作を実行できる。ま
た、メインワード線MWLが予め活性化されているため、
読み出しコマンドRDが供給されてからサブワード線SWL
が活性化されるまでの期間は短くなる。この結果、ペー
ジ動作を高速に実行できる。メインワード線MWLは、プ
リチャージコマンドPREを受け付けた後に非活性化され
る（図２（ｉ））。
に同期して、読み出しコマンドRDおよびアドレス信号AD
（CAD2）が供給される（図２（ｈ））。セグメントセレ
クタ３０は、内部列アドレス信号ICADに応じたセグメン
トＳを選択し、そのセグメントＳ内のサブワード線SWL
を活性化する。そして、連続して供給される読み出しコ
マンドRDに基づいて読み出し動作（ページ動作）が実行
される。このとき、メインワード線MWLは、活性化状態
を保持しているため、図１の縦方向に並ぶセグメントＳ
からデータを読み出すことができる。すなわち、メモリ
アレイMAの広い領域の読み出し動作を実行できる。ま
た、メインワード線MWLが予め活性化されているため、
読み出しコマンドRDが供給されてからサブワード線SWL
が活性化されるまでの期間は短くなる。この結果、ペー
ジ動作を高速に実行できる。メインワード線MWLは、プ
リチャージコマンドPREを受け付けた後に非活性化され
る（図２（ｉ））。
【００３５】図３は、アクティブコマンドACTを受け付
ける直前に、内部でリフレッシュ要求が発生したときの
読み出し動作のタイミングを示している。まず、図１に
示したリフレッシュ制御回路１２は、リフレッシュ要求
を受けてリフレッシュ信号IREFを活性化する（図３
（ａ））。この後、クロック信号CLKの立ち上がりに同
期して、アクティブコマンドACTおよびアドレス信号AD
（RAD2）が供給される（図３（ｂ））。ラッチ１６は、
アクティブコマンド信号ACTVの立ち上がりエッジに同期
して、アドレス信号ADを取り込む。リフレッシュ制御回
路１２は、リフレッシュ信号IREFの活性化から少し遅れ
て内部行アドレスストローブ信号IRASを活性化する。
ける直前に、内部でリフレッシュ要求が発生したときの
読み出し動作のタイミングを示している。まず、図１に
示したリフレッシュ制御回路１２は、リフレッシュ要求
を受けてリフレッシュ信号IREFを活性化する（図３
（ａ））。この後、クロック信号CLKの立ち上がりに同
期して、アクティブコマンドACTおよびアドレス信号AD
（RAD2）が供給される（図３（ｂ））。ラッチ１６は、
アクティブコマンド信号ACTVの立ち上がりエッジに同期
して、アドレス信号ADを取り込む。リフレッシュ制御回
路１２は、リフレッシュ信号IREFの活性化から少し遅れ
て内部行アドレスストローブ信号IRASを活性化する。
【００３６】アドレスセレクタ２０、２２は、高レベル
のリフレッシュ信号IREFを受け、リフレッシュアドレス
REFADをそれぞれ内部行アドレス信号IRAD（上位アドレ
ス）、内部列アドレス信号ICAD（下位アドレス）として
出力する（図３（ｃ））。タイミングジェネレータ２
４、２６は、リフレッシュ信号IREFおよび内部行アドレ
スストローブ信号IRASをそれぞれ受け、行プリデコーダ
２８およびセグメントセレクタ３０にタイミング信号を
出力する。行プリデコーダ２８およびセグメントセレク
タ３０は、リフレッシュアドレスREFAD1に対応するメイ
ンワード線MWLおよびサブワード線SWLを活性化し、リフ
レッシュ動作を実行する（図３（ｄ））。
のリフレッシュ信号IREFを受け、リフレッシュアドレス
REFADをそれぞれ内部行アドレス信号IRAD（上位アドレ
ス）、内部列アドレス信号ICAD（下位アドレス）として
出力する（図３（ｃ））。タイミングジェネレータ２
４、２６は、リフレッシュ信号IREFおよび内部行アドレ
スストローブ信号IRASをそれぞれ受け、行プリデコーダ
２８およびセグメントセレクタ３０にタイミング信号を
出力する。行プリデコーダ２８およびセグメントセレク
タ３０は、リフレッシュアドレスREFAD1に対応するメイ
ンワード線MWLおよびサブワード線SWLを活性化し、リフ
レッシュ動作を実行する（図３（ｄ））。
【００３７】すなわち、このSDRAM１０は、前回のメモ
リ動作の完了後、次のメモリ動作のためにワード線MW
L、SWLを活性化するまでの期間を利用して、リフレッシ
ュ動作を実行する。この結果、リフレッシュ動作は、外
部から全く認識されずに自動的に実行される。したがっ
て、SDRAMを使用するユーザは、リフレッシュ動作を考
慮することなくSDRAMを搭載するシステムが設計でき
る。
リ動作の完了後、次のメモリ動作のためにワード線MW
L、SWLを活性化するまでの期間を利用して、リフレッシ
ュ動作を実行する。この結果、リフレッシュ動作は、外
部から全く認識されずに自動的に実行される。したがっ
て、SDRAMを使用するユーザは、リフレッシュ動作を考
慮することなくSDRAMを搭載するシステムが設計でき
る。
【００３８】リフレッシュ動作の完了後、リフレッシュ
制御回路１２は、リフレッシュ信号IREFおよび内部行ア
ドレスストローブ信号IRASを非活性化する（図３
（ｅ））。メインワード線MWLおよびサブワード線SWL
は、この非活性化に応答して非活性化される（図３
（ｆ））。アドレスセレクタ２０は、リフレッシュ信号
IREFの非活性化を受け、アドレス信号AD（RAD2）を内部
行アドレス信号IRADとして出力する（図３（ｇ））。リ
フレッシュ制御回路１２は、内部行アドレスストローブ
信号IRASを再び活性化する。行プリデコーダ２８および
行メインデコーダ３６は、図２とほぼ同一のタイミング
で動作し、メインワード線MWLが活性化される。（図３
（ｈ））。そして、図２と同様に、読み出しコマンドRD
およびアドレス信号AD（CAD3、CAD4）が順次供給され、
読み出し動作が実行される。
制御回路１２は、リフレッシュ信号IREFおよび内部行ア
ドレスストローブ信号IRASを非活性化する（図３
（ｅ））。メインワード線MWLおよびサブワード線SWL
は、この非活性化に応答して非活性化される（図３
（ｆ））。アドレスセレクタ２０は、リフレッシュ信号
IREFの非活性化を受け、アドレス信号AD（RAD2）を内部
行アドレス信号IRADとして出力する（図３（ｇ））。リ
フレッシュ制御回路１２は、内部行アドレスストローブ
信号IRASを再び活性化する。行プリデコーダ２８および
行メインデコーダ３６は、図２とほぼ同一のタイミング
で動作し、メインワード線MWLが活性化される。（図３
（ｈ））。そして、図２と同様に、読み出しコマンドRD
およびアドレス信号AD（CAD3、CAD4）が順次供給され、
読み出し動作が実行される。
【００３９】なお、メモリコア３４の動作中にリフレッ
シュ要求が発生した場合、リフレッシュ制御回路１２
は、メモリコア３４の動作が完了した後、リフレッシュ
信号IREFを活性化する。以上、本実施形態の半導体メモ
リでは、メインワード線MWLの活性化タイミングを従来
より遅くした。また、メモリセルの選択トランジスタを
制御するサブワード線SWLを、アクティブコマンドACTで
はなく、２番目に供給される読み出しコマンドRDを受け
た後に活性化した。このため、ワード線MWL、SWLを活性
化するための制御回路を従来より低い周波数で動作させ
ることができ、消費電力を小さくできる。
シュ要求が発生した場合、リフレッシュ制御回路１２
は、メモリコア３４の動作が完了した後、リフレッシュ
信号IREFを活性化する。以上、本実施形態の半導体メモ
リでは、メインワード線MWLの活性化タイミングを従来
より遅くした。また、メモリセルの選択トランジスタを
制御するサブワード線SWLを、アクティブコマンドACTで
はなく、２番目に供給される読み出しコマンドRDを受け
た後に活性化した。このため、ワード線MWL、SWLを活性
化するための制御回路を従来より低い周波数で動作させ
ることができ、消費電力を小さくできる。
【００４０】従来より多くのアドレス信号を使用するこ
とで、同時に活性化されるワード線SWLの数を少なくし
た。このため、メモリ動作のために動作する回路の規模
を小さくでき、消費電力を小さくできる。メインワード
線MWLを、複数回のメモリ動作の間活性化し続けたの
で、ページ動作を広いメモリ領域で行うことができる。
とで、同時に活性化されるワード線SWLの数を少なくし
た。このため、メモリ動作のために動作する回路の規模
を小さくでき、消費電力を小さくできる。メインワード
線MWLを、複数回のメモリ動作の間活性化し続けたの
で、ページ動作を広いメモリ領域で行うことができる。
【００４１】サブワード線SWLの活性化に先立ってメイ
ンワード線MWLを活性化したので、読み出しコマンドRD
が供給されてからサブワード線SWLが活性化されるまで
の期間を短くできる。この結果、ページ動作を高速に実
行できる。メインワード線MWLを予め活性化したので、
メモリセル等を救済する冗長回路を有する場合、救済判
定を高速に実行できる。
ンワード線MWLを活性化したので、読み出しコマンドRD
が供給されてからサブワード線SWLが活性化されるまで
の期間を短くできる。この結果、ページ動作を高速に実
行できる。メインワード線MWLを予め活性化したので、
メモリセル等を救済する冗長回路を有する場合、救済判
定を高速に実行できる。
【００４２】アクティブコマンドACTが供給された後、
メインワード線MWLが活性化するまでの期間が十分ある
ため、この期間を利用して、外部から認識されることな
くリフレッシュ動作を実行できる。すなわち、メモリセ
ルのリフレッシュを内部で自動的に実行できる。リフレ
ッシュ要求を保持するバッファを形成したので、メモリ
動作を完了した後、次のメモリ動作のためにワード線を
活性化するまでの期間に、確実にリフレッシュ動作を実
行できる。
メインワード線MWLが活性化するまでの期間が十分ある
ため、この期間を利用して、外部から認識されることな
くリフレッシュ動作を実行できる。すなわち、メモリセ
ルのリフレッシュを内部で自動的に実行できる。リフレ
ッシュ要求を保持するバッファを形成したので、メモリ
動作を完了した後、次のメモリ動作のためにワード線を
活性化するまでの期間に、確実にリフレッシュ動作を実
行できる。
【００４３】図４は、本発明の半導体メモリおよび半導
体メモリの制御方法の第２の実施形態を示している。こ
の実施形態は、請求項１ないし請求項４、請求項１０、
請求項１２、請求項１３に対応している。第１の実施形
態で説明した信号と同一の信号については、同一の符号
を付けている。この実施形態では、リフレッシュ制御回
路４０が、第１の実施形態のリフレッシュ制御回路１２
と相違している。その他の構成は、第１の実施形態と同
一である。すなわち、サブワードSWLは、行アドレス信
号だけでなく、読み出しコマンドRD（または書き込みコ
マンド）とともに供給される列アドレス信号を使用して
活性化される。このSDRAMは、最大クロック周波数が４
０ＭＨｚであり、メモリセルのリフレッシュを内部で自
動的に実行する機能を有している。
体メモリの制御方法の第２の実施形態を示している。こ
の実施形態は、請求項１ないし請求項４、請求項１０、
請求項１２、請求項１３に対応している。第１の実施形
態で説明した信号と同一の信号については、同一の符号
を付けている。この実施形態では、リフレッシュ制御回
路４０が、第１の実施形態のリフレッシュ制御回路１２
と相違している。その他の構成は、第１の実施形態と同
一である。すなわち、サブワードSWLは、行アドレス信
号だけでなく、読み出しコマンドRD（または書き込みコ
マンド）とともに供給される列アドレス信号を使用して
活性化される。このSDRAMは、最大クロック周波数が４
０ＭＨｚであり、メモリセルのリフレッシュを内部で自
動的に実行する機能を有している。
【００４４】リフレッシュ制御回路４０は、フリップフ
ロップ４２、４４、４６、４８、５０、遅延回路５２、
５４、５６、パルス発生回路５８、６０、複数の論理ゲ
ート、および図示しないリフレッシュ発生回路を有して
いる。フリップフロップ４２は、リフレッシュ要求信号
REFRQの活性化に応じてセットされ、リフレッシュラッ
チ信号REFLを高レベルにし、リフレッシュプリチャージ
信号PRERの活性化に応じてリセットされ、リフレッシュ
ラッチ信号REFLを低レベルにする。リフリップフロップ
４２は、リフレッシュ要求信号REFRQを保持するバッフ
ァとして動作する。フレッシュプリチャージ信号PRER
は、リフレッシュ動作の完了後にプリチャージ動作を実
行するために自動的に生成される信号である。
ロップ４２、４４、４６、４８、５０、遅延回路５２、
５４、５６、パルス発生回路５８、６０、複数の論理ゲ
ート、および図示しないリフレッシュ発生回路を有して
いる。フリップフロップ４２は、リフレッシュ要求信号
REFRQの活性化に応じてセットされ、リフレッシュラッ
チ信号REFLを高レベルにし、リフレッシュプリチャージ
信号PRERの活性化に応じてリセットされ、リフレッシュ
ラッチ信号REFLを低レベルにする。リフリップフロップ
４２は、リフレッシュ要求信号REFRQを保持するバッフ
ァとして動作する。フレッシュプリチャージ信号PRER
は、リフレッシュ動作の完了後にプリチャージ動作を実
行するために自動的に生成される信号である。
【００４５】フリップフロップ４４は、アクティブコマ
ンド信号ACTVの活性化に応じてセットされ、アクティブ
ラッチ信号ACTLを高レベルにし、遅延プリチャージ信号
PREDの活性化に応じてリセットされ、アクティブラッチ
信号ACTLを低レベルにする。遅延プリチャージ信号PRED
は、外部からのプリチャージコマンドPREに応じて活性
化されるプリチャージ信号PRECまたはオートプリチャー
ジ動作時に活性化されるオートプリチャージ信号PREAに
より発生する。遅延回路５２は、プリチャージ信号PREC
またはオートプリチャージ信号PREAが活性化された後、
遅延プリチャージ信号PREDが活性化されるまでのタイミ
ングをtRP（/RAS Precharge time）だけ遅らせること
で、プリチャージ中にリフレッシュ要求が受け付けられ
ることを禁止する。tRPは、PREコマンドを受け付け後、
次のACTVコマンドを受け付けるまでの時間であり、プリ
チャージ動作に必要な時間である。
ンド信号ACTVの活性化に応じてセットされ、アクティブ
ラッチ信号ACTLを高レベルにし、遅延プリチャージ信号
PREDの活性化に応じてリセットされ、アクティブラッチ
信号ACTLを低レベルにする。遅延プリチャージ信号PRED
は、外部からのプリチャージコマンドPREに応じて活性
化されるプリチャージ信号PRECまたはオートプリチャー
ジ動作時に活性化されるオートプリチャージ信号PREAに
より発生する。遅延回路５２は、プリチャージ信号PREC
またはオートプリチャージ信号PREAが活性化された後、
遅延プリチャージ信号PREDが活性化されるまでのタイミ
ングをtRP（/RAS Precharge time）だけ遅らせること
で、プリチャージ中にリフレッシュ要求が受け付けられ
ることを禁止する。tRPは、PREコマンドを受け付け後、
次のACTVコマンドを受け付けるまでの時間であり、プリ
チャージ動作に必要な時間である。
【００４６】フリップフロップ４６は、リフレッシュラ
ッチ信号REFLの活性化に応じて出力ノードをリセット
し、アクティブラッチ信号ACTLの活性化に応じて出力ノ
ードをセットする。パルス発生回路５８は、リフレッシ
ュラッチ信号REFLが活性化し、フリップフロップ４６の
出力ノードが低レベルに変化したときに、高レベルのリ
フレッシュパルスREFPを発生する。
ッチ信号REFLの活性化に応じて出力ノードをリセット
し、アクティブラッチ信号ACTLの活性化に応じて出力ノ
ードをセットする。パルス発生回路５８は、リフレッシ
ュラッチ信号REFLが活性化し、フリップフロップ４６の
出力ノードが低レベルに変化したときに、高レベルのリ
フレッシュパルスREFPを発生する。
【００４７】フリップフロップ４８は、リフレッシュパ
ルスREFPの発生または遅延アクティブ信号ACTDの活性化
に応じてセットされ、内部行アドレスストローブ信号IR
ASを活性化する。フリップフロップ４８は、リフレッシ
ュプリチャージ信号PRERの活性化または内部プリチャー
ジ信号IPREの活性化に応じてリセットされ、内部行アド
レスストローブ信号IRASを非活性化する。
ルスREFPの発生または遅延アクティブ信号ACTDの活性化
に応じてセットされ、内部行アドレスストローブ信号IR
ASを活性化する。フリップフロップ４８は、リフレッシ
ュプリチャージ信号PRERの活性化または内部プリチャー
ジ信号IPREの活性化に応じてリセットされ、内部行アド
レスストローブ信号IRASを非活性化する。
【００４８】遅延アクティブ信号ACTDは、アクティブコ
マンド信号ACTVの活性化後、遅延回路５４の遅延時間だ
け遅れて活性化される。遅延回路５４の遅延時間は、１
回のリフレッシュ動作およびその後のプリチャージ動作
に必要な値に設定されている。このため、アクティブコ
マンドACTの受け付け後、内部行アドレスストローブ信
号IRASが活性化されるまでの期間に、リフレッシュサイ
クルを挿入することができる。内部プリチャージ信号IP
REは、プリチャージ信号PRECまたはオートプリチャージ
信号PREAの活性化に応答して活性化される。
マンド信号ACTVの活性化後、遅延回路５４の遅延時間だ
け遅れて活性化される。遅延回路５４の遅延時間は、１
回のリフレッシュ動作およびその後のプリチャージ動作
に必要な値に設定されている。このため、アクティブコ
マンドACTの受け付け後、内部行アドレスストローブ信
号IRASが活性化されるまでの期間に、リフレッシュサイ
クルを挿入することができる。内部プリチャージ信号IP
REは、プリチャージ信号PRECまたはオートプリチャージ
信号PREAの活性化に応答して活性化される。
【００４９】フリップフロップ５０は、リフレッシュパ
ルスREFPの発生に応じてセットされ、内部リフレッシュ
信号IREFを活性化し、リフレッシュプリチャージ信号PR
ERの活性化に応じてリセットされ、内部リフレッシュ信
号IREFを非活性化する。パルス発生回路６０は、遅延回
路５６から出力される信号が高レベルに変化したとき
に、リフレッシュプリチャージ信号PRER（高レベルのパ
ルス）を生成する。
ルスREFPの発生に応じてセットされ、内部リフレッシュ
信号IREFを活性化し、リフレッシュプリチャージ信号PR
ERの活性化に応じてリセットされ、内部リフレッシュ信
号IREFを非活性化する。パルス発生回路６０は、遅延回
路５６から出力される信号が高レベルに変化したとき
に、リフレッシュプリチャージ信号PRER（高レベルのパ
ルス）を生成する。
【００５０】リフレッシュプリチャージ信号PRERは、リ
フレッシュ動作時に、フリップフロップ４８がセットさ
れた後、遅延回路５６の遅延時間だけ遅れて生成され
る。遅延回路５６の遅延時間は、１回のリフレッシュ動
作に必要な時間に設定されている。このため、リフレッ
シュ動作が確実に実行された後に、プリチャージ動作が
実行される。
フレッシュ動作時に、フリップフロップ４８がセットさ
れた後、遅延回路５６の遅延時間だけ遅れて生成され
る。遅延回路５６の遅延時間は、１回のリフレッシュ動
作に必要な時間に設定されている。このため、リフレッ
シュ動作が確実に実行された後に、プリチャージ動作が
実行される。
【００５１】図５は、読み出し動作において、アクティ
ブコマンドACTを受け付ける直前に、内部でリフレッシ
ュ要求が発生した場合のリフレッシュ制御回路４０の動
作タイミングを示している。まず、リフレッシュ要求の
発生に伴い、リフレッシュ要求信号REFRQが活性化され
る（図５（ａ））。図４に示したフリップフロップ４２
は、リフレッシュ要求信号REFRQの立ち上がりエッジに
同期して、リフレッシュラッチ信号REFLを活性化する
（図５（ｂ））。すなわち、リフレッシュ要求は、フリ
ップフロップ４２により保持される。このとき、アクテ
ィブコマンドACTは供給されておらず、アクティブラッ
チ信号ACTLは低レベルである。このため、フリップフロ
ップ４６は、リフレッシュラッチ信号REFLの活性化を応
じてリセットされる。パルス発生回路５８は、リフレッ
シュパルスREFPを出力する（図５（ｃ））。
ブコマンドACTを受け付ける直前に、内部でリフレッシ
ュ要求が発生した場合のリフレッシュ制御回路４０の動
作タイミングを示している。まず、リフレッシュ要求の
発生に伴い、リフレッシュ要求信号REFRQが活性化され
る（図５（ａ））。図４に示したフリップフロップ４２
は、リフレッシュ要求信号REFRQの立ち上がりエッジに
同期して、リフレッシュラッチ信号REFLを活性化する
（図５（ｂ））。すなわち、リフレッシュ要求は、フリ
ップフロップ４２により保持される。このとき、アクテ
ィブコマンドACTは供給されておらず、アクティブラッ
チ信号ACTLは低レベルである。このため、フリップフロ
ップ４６は、リフレッシュラッチ信号REFLの活性化を応
じてリセットされる。パルス発生回路５８は、リフレッ
シュパルスREFPを出力する（図５（ｃ））。
【００５２】フリップフロップ４８は、リフレッシュパ
ルス信号REFPに応じてセットされ、内部行アドレススト
ローブ信号IRASを活性化する（図５（ｄ））。フリップ
フロップ５０は、リフレッシュパルス信号REFPに応じて
セットされ、内部リフレッシュ信号IREFを活性化する。
（図５（ｅ））。そして、内部行アドレスストローブ信
号IRASおよび内部リフレッシュ信号IREFの活性化期間に
リフレッシュ動作が実行される。内部リフレッシュ信号
IREFは、遅延回路５６およびパルス発生回路６０に伝達
され、リフレッシュ動作の完了に合わせてリフレッシュ
プリチャージ信号PRERが活性化される（図５（ｆ））。
リフレッシュプリチャージ信号PRERの活性化により、プ
リチャージ動作が実行される。
ルス信号REFPに応じてセットされ、内部行アドレススト
ローブ信号IRASを活性化する（図５（ｄ））。フリップ
フロップ５０は、リフレッシュパルス信号REFPに応じて
セットされ、内部リフレッシュ信号IREFを活性化する。
（図５（ｅ））。そして、内部行アドレスストローブ信
号IRASおよび内部リフレッシュ信号IREFの活性化期間に
リフレッシュ動作が実行される。内部リフレッシュ信号
IREFは、遅延回路５６およびパルス発生回路６０に伝達
され、リフレッシュ動作の完了に合わせてリフレッシュ
プリチャージ信号PRERが活性化される（図５（ｆ））。
リフレッシュプリチャージ信号PRERの活性化により、プ
リチャージ動作が実行される。
【００５３】フリップフロップ４２、４８、５０は、リ
フレッシュプリチャージ信号PRERの活性化に応じてリセ
ットされ、それぞれリフレッシュラッチ信号REFL、内部
行アドレスストローブ信号IRAS、内部リフレッシュ信号
IREFを非活性化する（図５（ｇ、ｈ、ｉ））。一方、ア
クティブコマンドACTの供給により、アクティブコマン
ド信号ACTVが活性化される（図５（ｊ））。フリップフ
ロップ４４は、アクティブコマンド信号ACTVの活性化に
応じてセットされ、アクティブラッチ信号ACTLを活性化
する（図５（ｋ））。遅延回路５４は、アクティブコマ
ンド信号ACTVの活性化に応じて、遅延アクティブ信号AC
TDを活性化する（図５（ｌ））。
フレッシュプリチャージ信号PRERの活性化に応じてリセ
ットされ、それぞれリフレッシュラッチ信号REFL、内部
行アドレスストローブ信号IRAS、内部リフレッシュ信号
IREFを非活性化する（図５（ｇ、ｈ、ｉ））。一方、ア
クティブコマンドACTの供給により、アクティブコマン
ド信号ACTVが活性化される（図５（ｊ））。フリップフ
ロップ４４は、アクティブコマンド信号ACTVの活性化に
応じてセットされ、アクティブラッチ信号ACTLを活性化
する（図５（ｋ））。遅延回路５４は、アクティブコマ
ンド信号ACTVの活性化に応じて、遅延アクティブ信号AC
TDを活性化する（図５（ｌ））。
【００５４】フリップフロップ４８は、遅延アクティブ
信号ACTDの活性化に応じてセットされ、内部行アドレス
ストローブ信号IRASを再び活性化する（図５（ｍ））。
次に、読み出しコマンドRDが供給され、読み出し動作が
実行される。なお、この実施形態においても、活性化さ
れるサブワード線の数は、従来より少なくなり、消費電
力が低減される。
信号ACTDの活性化に応じてセットされ、内部行アドレス
ストローブ信号IRASを再び活性化する（図５（ｍ））。
次に、読み出しコマンドRDが供給され、読み出し動作が
実行される。なお、この実施形態においても、活性化さ
れるサブワード線の数は、従来より少なくなり、消費電
力が低減される。
【００５５】この後、プリチャージコマンドPREの供給
により、プリチャージ信号PRECが活性化される（図５
（ｎ））。フリップフロップ４８は、プリチャージ信号
PRECの活性化に応じてリセットされ、内部行アドレスス
トローブ信号IRASを非活性化する（図５（ｏ））。遅延
回路５２は、内部プリチャージ信号IPREを遅延させ、遅
延プリチャージ信号PREDとして出力する（図５
（ｐ））。フリップフロップ４４は、遅延プリチャージ
信号PREDの活性化を受けてリセットされ、アクティブラ
ッチ信号ACTLを非活性化する（図５（ｑ））。そして、
プリチャージ動作が完了する。
により、プリチャージ信号PRECが活性化される（図５
（ｎ））。フリップフロップ４８は、プリチャージ信号
PRECの活性化に応じてリセットされ、内部行アドレスス
トローブ信号IRASを非活性化する（図５（ｏ））。遅延
回路５２は、内部プリチャージ信号IPREを遅延させ、遅
延プリチャージ信号PREDとして出力する（図５
（ｐ））。フリップフロップ４４は、遅延プリチャージ
信号PREDの活性化を受けてリセットされ、アクティブラ
ッチ信号ACTLを非活性化する（図５（ｑ））。そして、
プリチャージ動作が完了する。
【００５６】リフレッシュ動作は、前回のメモリ動作の
完了後、次のメモリ動作のためにワード線MWL、SWLを活
性化するまでの期間を利用して実行される。この結果、
第１の実施形態と同様に、リフレッシュ動作は、外部か
ら全く認識されずに自動的に実行される。図６は、アク
ティブコマンドACTを受け付けた後に、内部でリフレッ
シュ要求が発生した場合のリフレッシュ制御回路４０の
動作タイミングを示している。
完了後、次のメモリ動作のためにワード線MWL、SWLを活
性化するまでの期間を利用して実行される。この結果、
第１の実施形態と同様に、リフレッシュ動作は、外部か
ら全く認識されずに自動的に実行される。図６は、アク
ティブコマンドACTを受け付けた後に、内部でリフレッ
シュ要求が発生した場合のリフレッシュ制御回路４０の
動作タイミングを示している。
【００５７】まず、アクティブコマンドACTが供給さ
れ、アクティブコマンド信号ACTVが活性化される（図６
（ａ））。フリップフロップ４４および遅延回路５４
は、図５と同様に、アクティブラッチ信号ACTLおよび遅
延アクティブ信号ACTDをそれぞれ活性化する（図６
（ｂ、ｃ））。フリップフロップ４８は、遅延アクティ
ブ信号ACTDの活性化に応じてセットされ、内部行アドレ
スストローブ信号IRASを活性化する（図６（ｄ））。こ
の後、読み出しコマンドRDが供給され、所定のワード線
が選択され、読み出し動作が実行される。このとき、リ
フレッシュ動作は実行されていない。
れ、アクティブコマンド信号ACTVが活性化される（図６
（ａ））。フリップフロップ４４および遅延回路５４
は、図５と同様に、アクティブラッチ信号ACTLおよび遅
延アクティブ信号ACTDをそれぞれ活性化する（図６
（ｂ、ｃ））。フリップフロップ４８は、遅延アクティ
ブ信号ACTDの活性化に応じてセットされ、内部行アドレ
スストローブ信号IRASを活性化する（図６（ｄ））。こ
の後、読み出しコマンドRDが供給され、所定のワード線
が選択され、読み出し動作が実行される。このとき、リ
フレッシュ動作は実行されていない。
【００５８】アクティブコマンドACTの受け付けの後、
リフレッシュ要求が発生し、リフレッシュ要求信号REFR
Qが活性化される（図６（ｅ））。フリップフロップ４
２は、リフレッシュ要求信号REFRQの活性化に応じてセ
ットされ、リフレッシュラッチ信号REFLを活性化する
（図６（ｆ））。すなわち、リフレッシュ要求が保持さ
れる。しかし、フリップフロップ４６は、リフレッシュ
ラッチ信号REFLの活性化より前にアクティブラッチ信号
ACTLの活性化を受けているため、リセットされずセット
状態を保持する。
リフレッシュ要求が発生し、リフレッシュ要求信号REFR
Qが活性化される（図６（ｅ））。フリップフロップ４
２は、リフレッシュ要求信号REFRQの活性化に応じてセ
ットされ、リフレッシュラッチ信号REFLを活性化する
（図６（ｆ））。すなわち、リフレッシュ要求が保持さ
れる。しかし、フリップフロップ４６は、リフレッシュ
ラッチ信号REFLの活性化より前にアクティブラッチ信号
ACTLの活性化を受けているため、リセットされずセット
状態を保持する。
【００５９】読み出し動作の実行後、プリチャージコマ
ンドPREが供給され、プリチャージ信号PRECが活性化さ
れる（図６（ｇ））。フリップフロップ４８は、プリチ
ャージ信号PRECの活性化に応じてリセットされ、内部行
アドレスストローブ信号IRASを非活性化する（図６
（ｈ））。遅延回路５２は、内部プリチャージ信号IPRE
を遅延させ、遅延プリチャージ信号PREDとして出力する
（図６（ｉ））。フリップフロップ４４は、遅延プリチ
ャージ信号PREDの活性化に応じてリセットされ、アクテ
ィブラッチ信号ACTLを非活性化する（図６（ｊ））。
ンドPREが供給され、プリチャージ信号PRECが活性化さ
れる（図６（ｇ））。フリップフロップ４８は、プリチ
ャージ信号PRECの活性化に応じてリセットされ、内部行
アドレスストローブ信号IRASを非活性化する（図６
（ｈ））。遅延回路５２は、内部プリチャージ信号IPRE
を遅延させ、遅延プリチャージ信号PREDとして出力する
（図６（ｉ））。フリップフロップ４４は、遅延プリチ
ャージ信号PREDの活性化に応じてリセットされ、アクテ
ィブラッチ信号ACTLを非活性化する（図６（ｊ））。
【００６０】フリップフロップ４６は、アクティブラッ
チ信号ACTLの非活性化に応じてリセットされ、出力ノー
ドを低レベルにする。パルス発生回路５８は、フリップ
フロップ４６のリセットに応じてリフレッシュパルスRE
FPを出力する（図６（ｋ））。この後、図５と同様に、
内部プリチャージ信号IPREが再び活性化され（図６
（ｌ））、内部リフレッシュ信号IREFが活性化され（図
６（ｍ））、リフレッシュ動作が実行される。さらに、
リフレッシュプリチャージ信号PRERが活性化されてプリ
チャージ動作が実行され（図６（ｎ））、リフレッシュ
ラッチ信号REFLおよび内部リフレッシュ信号IREFが非活
性化される（図６（ｏ、ｐ））。
チ信号ACTLの非活性化に応じてリセットされ、出力ノー
ドを低レベルにする。パルス発生回路５８は、フリップ
フロップ４６のリセットに応じてリフレッシュパルスRE
FPを出力する（図６（ｋ））。この後、図５と同様に、
内部プリチャージ信号IPREが再び活性化され（図６
（ｌ））、内部リフレッシュ信号IREFが活性化され（図
６（ｍ））、リフレッシュ動作が実行される。さらに、
リフレッシュプリチャージ信号PRERが活性化されてプリ
チャージ動作が実行され（図６（ｎ））、リフレッシュ
ラッチ信号REFLおよび内部リフレッシュ信号IREFが非活
性化される（図６（ｏ、ｐ））。
【００６１】プリチャージ動作は、次のコマンド（例え
ばアクティブコマンドACT）の供給直後に実行される。
このため、読み出し動作後にリフレッシュ動作を実行し
ても、このリフレッシュ動作は、次のコマンドによるメ
モリ動作に影響を与えない。すなわち、リフレッシュ動
作は、外部から全く認識されずに自動的に実行される。
なお、リフレッシュ要求のワーストタイミングは、アク
ティブコマンドACTを受け付ける直前に、内部でリフレ
ッシュ要求が発生した場合（図５）になる。
ばアクティブコマンドACT）の供給直後に実行される。
このため、読み出し動作後にリフレッシュ動作を実行し
ても、このリフレッシュ動作は、次のコマンドによるメ
モリ動作に影響を与えない。すなわち、リフレッシュ動
作は、外部から全く認識されずに自動的に実行される。
なお、リフレッシュ要求のワーストタイミングは、アク
ティブコマンドACTを受け付ける直前に、内部でリフレ
ッシュ要求が発生した場合（図５）になる。
【００６２】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。図７は、本
発明の半導体メモリおよび半導体メモリの制御方法の第
３の実施形態を示している。この実施形態は、請求項１
ないし請求項４、請求項５、請求項１０ないし請求項１
３に対応している。第２の実施形態で説明した回路・信
号と同一の回路・信号については、同一の符号を付け、
これ等回路・信号についての詳細な説明は省略する。
実施形態と同様の効果を得ることができる。図７は、本
発明の半導体メモリおよび半導体メモリの制御方法の第
３の実施形態を示している。この実施形態は、請求項１
ないし請求項４、請求項５、請求項１０ないし請求項１
３に対応している。第２の実施形態で説明した回路・信
号と同一の回路・信号については、同一の符号を付け、
これ等回路・信号についての詳細な説明は省略する。
【００６３】この実施形態では、リフレッシュ制御回路
６２が第１の実施形態のリフレッシュ制御回路１２と相
違している。その他の構成は、第１の実施形態と同一で
ある。すなわち、この実施形態のSDRAMは、メインワー
ド線を、行アドレス信号だけでなく、読み出しコマンド
RD（または書き込みコマンド）とともに供給される列ア
ドレス信号を使用して活性化する。SDRAMは、最大クロ
ック周波数が４０ＭＨｚであり、メモリセルのリフレッ
シュを内部で自動的に実行する機能を有している。
６２が第１の実施形態のリフレッシュ制御回路１２と相
違している。その他の構成は、第１の実施形態と同一で
ある。すなわち、この実施形態のSDRAMは、メインワー
ド線を、行アドレス信号だけでなく、読み出しコマンド
RD（または書き込みコマンド）とともに供給される列ア
ドレス信号を使用して活性化する。SDRAMは、最大クロ
ック周波数が４０ＭＨｚであり、メモリセルのリフレッ
シュを内部で自動的に実行する機能を有している。
【００６４】リフレッシュ制御回路６２は、フリップフ
ロップからなるレジスタREG1、REG2、トグルフリップフ
ロップ６４、６６、遅延回路６８と、第２の実施形態と
同じフリップフロップ４４、４６、４８、５０、遅延回
路５２、５４、５６、パルス発生回路５８、６０と、複
数の論理ゲートとで構成されている。遅延回路６８は、
遅延回路５２と同一である。すなわち、遅延回路６８
は、リフレッシュプリチャージ信号PRERをtRPだけ遅延
させる。
ロップからなるレジスタREG1、REG2、トグルフリップフ
ロップ６４、６６、遅延回路６８と、第２の実施形態と
同じフリップフロップ４４、４６、４８、５０、遅延回
路５２、５４、５６、パルス発生回路５８、６０と、複
数の論理ゲートとで構成されている。遅延回路６８は、
遅延回路５２と同一である。すなわち、遅延回路６８
は、リフレッシュプリチャージ信号PRERをtRPだけ遅延
させる。
【００６５】トグルフリップフロップ６４は、リフレッ
シュ要求信号REFRQの立ち下がりエッジに同期して選択
信号SEL1、/SEL1のレベルを反転する。トグルフリップ
フロップ６６は、リフレッシュラッチ信号REFLの立ち下
がりエッジに同期して選択信号SEL2、/SEL2のレベルを
反転する。トグルフリップフロップ６４、６６は、電源
オン時に活性化されるパワーオンリセット信号PORによ
りリセットされる。
シュ要求信号REFRQの立ち下がりエッジに同期して選択
信号SEL1、/SEL1のレベルを反転する。トグルフリップ
フロップ６６は、リフレッシュラッチ信号REFLの立ち下
がりエッジに同期して選択信号SEL2、/SEL2のレベルを
反転する。トグルフリップフロップ６４、６６は、電源
オン時に活性化されるパワーオンリセット信号PORによ
りリセットされる。
【００６６】レジスタREG1は、選択信号SEL1が高レベル
のときにセット機能を有効にし、選択信号SEL2が高レベ
ルのときにリセット機能を有効にする。すなわち、レジ
スタREG1は、選択信号SEL1が高レベルのときに、リフレ
ッシュ要求信号REFRQの立ち上がりエッジに応じて要求
信号REQ1を活性化し、選択信号SEL2が高レベルのとき、
リフレッシュプリチャージ信号PRERの遅延信号の立ち上
がりエッジに応じて要求信号REQ1を非活性化する。
のときにセット機能を有効にし、選択信号SEL2が高レベ
ルのときにリセット機能を有効にする。すなわち、レジ
スタREG1は、選択信号SEL1が高レベルのときに、リフレ
ッシュ要求信号REFRQの立ち上がりエッジに応じて要求
信号REQ1を活性化し、選択信号SEL2が高レベルのとき、
リフレッシュプリチャージ信号PRERの遅延信号の立ち上
がりエッジに応じて要求信号REQ1を非活性化する。
【００６７】同様に、レジスタREG2は、選択信号/SEL1
が高レベルのときに、リフレッシュ要求信号REFRQの立
ち上がりエッジに応じて要求信号REQ2を活性化し、選択
信号/SEL2が高レベルのときに、リフレッシュプリチャ
ージ信号PRERの遅延信号の立ち上がりエッジに応じて要
求信号REQ2を非活性化する。選択信号SEL1、/SEL1およ
び選択信号SEL2、/SEL2は、それぞれ相補の信号である
ため、レジスタREG1、REG2は交互にリフレッシュ要求信
号REFRQを保持するバッファとして動作する。すなわ
ち、本実施形態では、リフレッシュ制御回路６２は、内
部で発生するリフレッシュ要求を２回分保持できる。
が高レベルのときに、リフレッシュ要求信号REFRQの立
ち上がりエッジに応じて要求信号REQ2を活性化し、選択
信号/SEL2が高レベルのときに、リフレッシュプリチャ
ージ信号PRERの遅延信号の立ち上がりエッジに応じて要
求信号REQ2を非活性化する。選択信号SEL1、/SEL1およ
び選択信号SEL2、/SEL2は、それぞれ相補の信号である
ため、レジスタREG1、REG2は交互にリフレッシュ要求信
号REFRQを保持するバッファとして動作する。すなわ
ち、本実施形態では、リフレッシュ制御回路６２は、内
部で発生するリフレッシュ要求を２回分保持できる。
【００６８】要求信号REQ1、REQ2は、それぞれ選択信号
SEL2、/SEL2が高レベルのときにリフレッシュラッチ信
号REFLとして、フリップフロップ４６およびトグルフリ
ップフロップ６６に伝達される。フリップフロップ４
４、４６、４８、５０、遅延回路５２、５４、５６、パ
ルス発生回路５８、６０、および論理ゲートの接続関係
は、第２の実施形態と同一である。
SEL2、/SEL2が高レベルのときにリフレッシュラッチ信
号REFLとして、フリップフロップ４６およびトグルフリ
ップフロップ６６に伝達される。フリップフロップ４
４、４６、４８、５０、遅延回路５２、５４、５６、パ
ルス発生回路５８、６０、および論理ゲートの接続関係
は、第２の実施形態と同一である。
【００６９】図８は、読み出し動作において、アクティ
ブコマンドACTを受け付ける直前に、内部でリフレッシ
ュ要求が発生した場合のリフレッシュ制御回路６２の動
作タイミングを示している。選択信号SEL1、SEL2、要求
信号REQ1、REQ2を除く信号のタイミングは、上述した図
５と同じである。この例では、タイミング図の始まりに
おいて、選択信号SEL1、SEL2がともに高レベルになって
おり、レジスタREG1が有効、レジスタREG2が無効になっ
ている。
ブコマンドACTを受け付ける直前に、内部でリフレッシ
ュ要求が発生した場合のリフレッシュ制御回路６２の動
作タイミングを示している。選択信号SEL1、SEL2、要求
信号REQ1、REQ2を除く信号のタイミングは、上述した図
５と同じである。この例では、タイミング図の始まりに
おいて、選択信号SEL1、SEL2がともに高レベルになって
おり、レジスタREG1が有効、レジスタREG2が無効になっ
ている。
【００７０】まず、リフレッシュ要求信号REFRQの立ち
上がりエッジに同期して、図７に示したレジスタREG1が
セットされ、要求信号REQ1が高レベルになる（図８
（ａ））。トグルフリップフロップ６４は、リフレッシ
ュ要求信号REFRQの立ち下がりエッジに同期して選択信
号SEL1を低レベルにする（図８（ｂ））。選択信号SEL1
の変化により、レジスタREG1は、リフレッシュ要求の受
け付けを禁止し、レジスタREG2は、リフレッシュ要求の
受け付けを可能にする。
上がりエッジに同期して、図７に示したレジスタREG1が
セットされ、要求信号REQ1が高レベルになる（図８
（ａ））。トグルフリップフロップ６４は、リフレッシ
ュ要求信号REFRQの立ち下がりエッジに同期して選択信
号SEL1を低レベルにする（図８（ｂ））。選択信号SEL1
の変化により、レジスタREG1は、リフレッシュ要求の受
け付けを禁止し、レジスタREG2は、リフレッシュ要求の
受け付けを可能にする。
【００７１】要求信号REQ1の高レベルにより、リフレッ
シュラッチ信号REFLは、高レベルに変化する（図８
（ｃ））。この後、リフレッシュ制御回路６２は、図５
と同様に動作し、リフレッシュ動作およびリフレッシュ
後のプリチャージ動作が実行される。レジスタREG1は、
リフレッシュ動作後に活性化されるリフレッシュプリチ
ャージ信号PRERに応じて要求信号REQ1を低レベルにする
（図８（ｄ））。リフレッシュラッチ信号REFLは、要求
信号REQ1の変化に応じて低レベルになる（図８
（ｅ））。トグルフリップフロップ６６は、リフレッシ
ュラッチ信号REFLの立ち下がりエッジに同期して選択信
号SEL2を低レベルにする（図８（ｆ））。この後発生す
るリフレッシュ要求は、レジスタREG2に保持される。
シュラッチ信号REFLは、高レベルに変化する（図８
（ｃ））。この後、リフレッシュ制御回路６２は、図５
と同様に動作し、リフレッシュ動作およびリフレッシュ
後のプリチャージ動作が実行される。レジスタREG1は、
リフレッシュ動作後に活性化されるリフレッシュプリチ
ャージ信号PRERに応じて要求信号REQ1を低レベルにする
（図８（ｄ））。リフレッシュラッチ信号REFLは、要求
信号REQ1の変化に応じて低レベルになる（図８
（ｅ））。トグルフリップフロップ６６は、リフレッシ
ュラッチ信号REFLの立ち下がりエッジに同期して選択信
号SEL2を低レベルにする（図８（ｆ））。この後発生す
るリフレッシュ要求は、レジスタREG2に保持される。
【００７２】次に、読み出しコマンドRDおよびプリチャ
ージコマンドPREが順次供給され、読み出し動作および
プリチャージ動作が実行される。すなわち、この実施形
態においても、リフレッシュ動作は、外部から全く認識
されずに自動的に実行される。図９は、アクティブコマ
ンドACTを受け付けた後に、内部でリフレッシュ要求が
発生した場合のリフレッシュ制御回路６２の動作タイミ
ングを示している。選択信号SEL1、SEL2、要求信号REQ
1、REQ2を除く信号のタイミングは、上述した図６と同
じである。この例では、タイミング図の始まりにおい
て、選択信号SEL1、SEL2がともに高レベルになってお
り、レジスタREG1が有効、レジスタREG2が無効になって
いる。
ージコマンドPREが順次供給され、読み出し動作および
プリチャージ動作が実行される。すなわち、この実施形
態においても、リフレッシュ動作は、外部から全く認識
されずに自動的に実行される。図９は、アクティブコマ
ンドACTを受け付けた後に、内部でリフレッシュ要求が
発生した場合のリフレッシュ制御回路６２の動作タイミ
ングを示している。選択信号SEL1、SEL2、要求信号REQ
1、REQ2を除く信号のタイミングは、上述した図６と同
じである。この例では、タイミング図の始まりにおい
て、選択信号SEL1、SEL2がともに高レベルになってお
り、レジスタREG1が有効、レジスタREG2が無効になって
いる。
【００７３】まず、アクティブコマンドACTおよび読み
出しコマンドRDが順次供給され、図６と同様に読み出し
動作が実行される。アクティブコマンドACTの供給後に
リフレッシュ要求が発生すると、要求信号REQ1は、リフ
レッシュ要求信号REFRQの立ち上がりエッジに同期して
高レベルになる（図９（ａ））。選択信号SEL1は、リフ
レッシュ要求信号REFRQの立ち下がりエッジに同期して
低レベルになる（図９（ｂ））。この後発生するリフレ
ッシュ要求は、レジスタREG2に保持される。リフレッシ
ュラッチ信号REFLは、要求信号REQ1の高レベルに応じて
高レベルに変化する（図９（ｃ））。
出しコマンドRDが順次供給され、図６と同様に読み出し
動作が実行される。アクティブコマンドACTの供給後に
リフレッシュ要求が発生すると、要求信号REQ1は、リフ
レッシュ要求信号REFRQの立ち上がりエッジに同期して
高レベルになる（図９（ａ））。選択信号SEL1は、リフ
レッシュ要求信号REFRQの立ち下がりエッジに同期して
低レベルになる（図９（ｂ））。この後発生するリフレ
ッシュ要求は、レジスタREG2に保持される。リフレッシ
ュラッチ信号REFLは、要求信号REQ1の高レベルに応じて
高レベルに変化する（図９（ｃ））。
【００７４】次に、図６と同様に、読み出し動作および
プリチャージ動作が実行される。プリチャージ動作が実
行された後、リフレッシュ動作およびリフレッシュ後の
プリチャージ動作が実行される。この後、図８と同様
に、要求信号REQ1は、リフレッシュプリチャージ信号PR
ERの立ち上がりに応じて低レベルになる（図９
（ｄ））。リフレッシュラッチ信号REFLは、要求信号RE
Q1の変化に応じて低レベルになる（図９（ｅ））。選択
信号SEL2は、リフレッシュラッチ信号REFLの立ち下がり
エッジに同期して低レベルになる（図９（ｆ））。
プリチャージ動作が実行される。プリチャージ動作が実
行された後、リフレッシュ動作およびリフレッシュ後の
プリチャージ動作が実行される。この後、図８と同様
に、要求信号REQ1は、リフレッシュプリチャージ信号PR
ERの立ち上がりに応じて低レベルになる（図９
（ｄ））。リフレッシュラッチ信号REFLは、要求信号RE
Q1の変化に応じて低レベルになる（図９（ｅ））。選択
信号SEL2は、リフレッシュラッチ信号REFLの立ち下がり
エッジに同期して低レベルになる（図９（ｆ））。
【００７５】この例においても、図６と同様に、リフレ
ッシュ動作は、外部から全く認識されずに自動的に実行
される。図１０は、読み出し動作において、アクティブ
コマンドACTを受け付けた後の読み出し動作（ページ動
作）中に、内部でリフレッシュ要求が２回発生した場合
のリフレッシュ制御回路６２の動作タイミングを示して
いる。この例においても、タイミング図の始まりにおい
て、選択信号SEL1、SEL2がともに高レベルになってお
り、レジスタREG1が有効、レジスタREG2が無効になって
いる。
ッシュ動作は、外部から全く認識されずに自動的に実行
される。図１０は、読み出し動作において、アクティブ
コマンドACTを受け付けた後の読み出し動作（ページ動
作）中に、内部でリフレッシュ要求が２回発生した場合
のリフレッシュ制御回路６２の動作タイミングを示して
いる。この例においても、タイミング図の始まりにおい
て、選択信号SEL1、SEL2がともに高レベルになってお
り、レジスタREG1が有効、レジスタREG2が無効になって
いる。
【００７６】アクティブコマンドACTを受け付けた後、
最初のリフレッシュ要求を受け付け、読み出し動作を実
行するまでのタイミングは、上述した図９と同一である
ため、説明を省略する。ページ動作後、プリチャージコ
マンドPREを受け付ける前に、２回目のリフレッシュ要
求が発生し、リフレッシュ要求信号REFRQが高レベルに
なる（図１０（ａ））。２回目のリフレッシュ要求は、
このタイミングに限定されることはなく、例えば、ペー
ジ動作の途中で発生してもよい。このとき、選択信号SE
L1、/SEL1は、それぞれ低レベル、高レベルである。こ
のため、リフレッシュ要求は、レジスタREG2により保持
される。
最初のリフレッシュ要求を受け付け、読み出し動作を実
行するまでのタイミングは、上述した図９と同一である
ため、説明を省略する。ページ動作後、プリチャージコ
マンドPREを受け付ける前に、２回目のリフレッシュ要
求が発生し、リフレッシュ要求信号REFRQが高レベルに
なる（図１０（ａ））。２回目のリフレッシュ要求は、
このタイミングに限定されることはなく、例えば、ペー
ジ動作の途中で発生してもよい。このとき、選択信号SE
L1、/SEL1は、それぞれ低レベル、高レベルである。こ
のため、リフレッシュ要求は、レジスタREG2により保持
される。
【００７７】リフレッシュ要求を所定の期間で発生する
場合、ページ動作の期間がリフレッシュ要求の発生間隔
（リフレッシュ周期）より長いと、一部のメモリセルで
リフレッシュが間に合わず、データが破壊してしまう。
このため、ページ動作の最大回数は、リフレッシュ周期
に応じて制限される。この実施形態では、リフレッシュ
制御回路６２は、リフレッシュ要求を２回分保持でき
る。このため、ページ動作の最大回数を第２の実施形態
の約２倍にすることができる。
場合、ページ動作の期間がリフレッシュ要求の発生間隔
（リフレッシュ周期）より長いと、一部のメモリセルで
リフレッシュが間に合わず、データが破壊してしまう。
このため、ページ動作の最大回数は、リフレッシュ周期
に応じて制限される。この実施形態では、リフレッシュ
制御回路６２は、リフレッシュ要求を２回分保持でき
る。このため、ページ動作の最大回数を第２の実施形態
の約２倍にすることができる。
【００７８】レジスタREG2は、リフレッシュ要求信号RE
FRQの立ち上がりエッジに同期して要求信号REQ2を高レ
ベルにする。トグルフリップフロップ６４は、リフレッ
シュ要求信号REFRQの立ち下がりエッジに同期して、選
択信号/SEL1を低レベルにし、選択信号SEL1を高レベル
にする（図１０（ｂ））。すなわち、レジスタREG2がリ
フレッシュ要求をの受け付けた後、レジスタREG1は、再
びリフレッシュ要求の受け付けを可能にし、レジスタRE
G2は、リフレッシュ要求の受け付けを禁止する。
FRQの立ち上がりエッジに同期して要求信号REQ2を高レ
ベルにする。トグルフリップフロップ６４は、リフレッ
シュ要求信号REFRQの立ち下がりエッジに同期して、選
択信号/SEL1を低レベルにし、選択信号SEL1を高レベル
にする（図１０（ｂ））。すなわち、レジスタREG2がリ
フレッシュ要求をの受け付けた後、レジスタREG1は、再
びリフレッシュ要求の受け付けを可能にし、レジスタRE
G2は、リフレッシュ要求の受け付けを禁止する。
【００７９】この後、プリチャージコマンドPREが供給
され、プリチャージ動作が実行された、図９と同様にし
て、最初のリフレッシュ動作が実行される。リフレッシ
ュ動作後、リフレッシュラッチ信号REFLが非活性化さ
れ、選択信号SEL2、/SEL2がそれぞれ低レベル、高レベ
ルに変化する（図１０（ｃ））。このとき、レジスタRE
G2は、２回目のリフレッシュ要求を保持しており、高レ
ベルの要求信号REQ2を出力している。このため、リフレ
ッシュラッチ信号REFLは、選択信号SEL2、/SEL2の変化
に応じて再び活性化される（図１０（ｄ））。
され、プリチャージ動作が実行された、図９と同様にし
て、最初のリフレッシュ動作が実行される。リフレッシ
ュ動作後、リフレッシュラッチ信号REFLが非活性化さ
れ、選択信号SEL2、/SEL2がそれぞれ低レベル、高レベ
ルに変化する（図１０（ｃ））。このとき、レジスタRE
G2は、２回目のリフレッシュ要求を保持しており、高レ
ベルの要求信号REQ2を出力している。このため、リフレ
ッシュラッチ信号REFLは、選択信号SEL2、/SEL2の変化
に応じて再び活性化される（図１０（ｄ））。
【００８０】この例では、プリチャージコマンドPREの
後、ノップコマンドNOPが供給される。アクティブラッ
チ信号ACTLは低レベルであるため、フリップフロップ４
６は、リフレッシュラッチ信号REFLの立ち上がりエッジ
に同期してリセットされる。そして、リフレッシュパル
スREFPが生成され（図１０（ｅ））、最初のリフレッシ
ュ動作と同様に、２回目のリフレッシュ動作が実行され
る。
後、ノップコマンドNOPが供給される。アクティブラッ
チ信号ACTLは低レベルであるため、フリップフロップ４
６は、リフレッシュラッチ信号REFLの立ち上がりエッジ
に同期してリセットされる。そして、リフレッシュパル
スREFPが生成され（図１０（ｅ））、最初のリフレッシ
ュ動作と同様に、２回目のリフレッシュ動作が実行され
る。
【００８１】リフレッシュ動作後のリフレッシュプリチ
ャージ信号PRERの活性化によりレジスタREG2はリセット
され、要求信号REQ2は低レベルに変化する（図１０
（ｆ））。リフレッシュラッチ信号REFLは、要求信号RE
Q2の変化に応じて非活性化され（図１０（ｇ））、選択
信号SEL2、/SEL2は、それぞれ高レベル、低レベルに変
化する（図１０（ｈ））。すなわち、レジスタREG1、RE
G2の状態は、アクティブコマンドACTを受け付ける前の
状態に戻る。
ャージ信号PRERの活性化によりレジスタREG2はリセット
され、要求信号REQ2は低レベルに変化する（図１０
（ｆ））。リフレッシュラッチ信号REFLは、要求信号RE
Q2の変化に応じて非活性化され（図１０（ｇ））、選択
信号SEL2、/SEL2は、それぞれ高レベル、低レベルに変
化する（図１０（ｈ））。すなわち、レジスタREG1、RE
G2の状態は、アクティブコマンドACTを受け付ける前の
状態に戻る。
【００８２】なお、プリチャージコマンドPREの後、ア
クティブコマンドACTが供給された場合、２回目のリフ
レッシュ動作は、図９と同様にメモリ動作の後実行され
る。この実施形態においても、上述した第１の実施形態
と同様の効果を得ることができる。さらに、この実施形
態では、レジスタREG1、REG2によりリフレッシュ要求を
２回分保持できるので、１回のページ動作でアクセスで
きる回数を増やすことができる。
クティブコマンドACTが供給された場合、２回目のリフ
レッシュ動作は、図９と同様にメモリ動作の後実行され
る。この実施形態においても、上述した第１の実施形態
と同様の効果を得ることができる。さらに、この実施形
態では、レジスタREG1、REG2によりリフレッシュ要求を
２回分保持できるので、１回のページ動作でアクセスで
きる回数を増やすことができる。
【００８３】図１１は、本発明の半導体メモリおよび半
導体メモリの制御方法の第４の実施形態を示している。
この実施形態は、請求項１ないし請求項４、請求項１
０、請求項１２、請求項１３に対応している。第２の実
施形態で説明した回路・信号と同一の回路・信号につい
ては、同一の符号を付け、これ等回路・信号についての
詳細な説明は省略する。
導体メモリの制御方法の第４の実施形態を示している。
この実施形態は、請求項１ないし請求項４、請求項１
０、請求項１２、請求項１３に対応している。第２の実
施形態で説明した回路・信号と同一の回路・信号につい
ては、同一の符号を付け、これ等回路・信号についての
詳細な説明は省略する。
【００８４】この実施形態では、リフレッシュ制御回路
７０が第１の実施形態のリフレッシュ制御回路１２と相
違している。その他の構成は、第１の実施形態と同一で
ある。リフレッシュ制御回路７０は、クロック信号CLK
の立ち上がりエッジに同期してアクティブコマンド信号
ACTVおよびプリチャージ信号PRECをそれぞれラッチする
ラッチ７２、７４と、第２の実施形態と同じフリップフ
ロップ４２、４４、４８、５０、遅延回路５２、５４、
５６、パルス発生回路６０と、複数の論理ゲートと、第
２の実施形態のフリップフロップ４６の代わりにラッチ
７６、遅延回路７８、ORゲート８０とを有している。
７０が第１の実施形態のリフレッシュ制御回路１２と相
違している。その他の構成は、第１の実施形態と同一で
ある。リフレッシュ制御回路７０は、クロック信号CLK
の立ち上がりエッジに同期してアクティブコマンド信号
ACTVおよびプリチャージ信号PRECをそれぞれラッチする
ラッチ７２、７４と、第２の実施形態と同じフリップフ
ロップ４２、４４、４８、５０、遅延回路５２、５４、
５６、パルス発生回路６０と、複数の論理ゲートと、第
２の実施形態のフリップフロップ４６の代わりにラッチ
７６、遅延回路７８、ORゲート８０とを有している。
【００８５】ラッチ７２の出力は、フリップフロップ４
４のセット端子に接続されている。ラッチ７４の出力
は、内部リフレッシュ信号IREFを生成するORゲートの入
力に接続されている。ラッチ７６は、クロック信号CLK
の立ち上がりエッジに同期してリフレッシュラッチ信号
REFLを取り込み、取り込んだ信号をリフレッシュパルス
REFPとして出力する。リフレッシュパルスREFPは、遅延
回路７８およびORゲート８０を介してラッチ７６のリセ
ット端子Ｒに帰還される。また、ラッチ７６のリセット
端子Ｒには、ORゲート８０を介してアクティブラッチ信
号ACTLが供給されている。
４のセット端子に接続されている。ラッチ７４の出力
は、内部リフレッシュ信号IREFを生成するORゲートの入
力に接続されている。ラッチ７６は、クロック信号CLK
の立ち上がりエッジに同期してリフレッシュラッチ信号
REFLを取り込み、取り込んだ信号をリフレッシュパルス
REFPとして出力する。リフレッシュパルスREFPは、遅延
回路７８およびORゲート８０を介してラッチ７６のリセ
ット端子Ｒに帰還される。また、ラッチ７６のリセット
端子Ｒには、ORゲート８０を介してアクティブラッチ信
号ACTLが供給されている。
【００８６】フリップフロップ４２、４４、４８、５
０、遅延回路５２、５４、５６、パルス発生回路６０、
および論理ゲートの接続関係は、第２の実施形態と同一
である。図１２は、読み出し動作において、アクティブ
コマンドACTを受け付ける直前に、内部でリフレッシュ
要求が発生した場合のリフレッシュ制御回路７０の動作
タイミングを示している。この例では、クロック信号CL
Kに同期してリフレッシュ動作が実行されることを除
き、各信号のタイミングは、上述した図５とほぼ同じで
ある。
０、遅延回路５２、５４、５６、パルス発生回路６０、
および論理ゲートの接続関係は、第２の実施形態と同一
である。図１２は、読み出し動作において、アクティブ
コマンドACTを受け付ける直前に、内部でリフレッシュ
要求が発生した場合のリフレッシュ制御回路７０の動作
タイミングを示している。この例では、クロック信号CL
Kに同期してリフレッシュ動作が実行されることを除
き、各信号のタイミングは、上述した図５とほぼ同じで
ある。
【００８７】まず、リフレッシュ要求を受けると、リフ
レッシュラッチ信号REFLは高レベルに変化する（図１２
（ａ））。クロック信号CLKの立ち上がりに同期してア
クティブコマンドACTが供給される。このとき、アクテ
ィブラッチ信号ACTLおよびリフレッシュパルスREFPは、
低レベル（非リセット状態）であり、ラッチ７６は動作
している。ラッチ７６は、クロック信号CLKの立ち上が
りエッジに同期して高レベルのリフレッシュラッチ信号
REFLを取り込み、リフレッシュパルスREFPを高レベルに
する。ラッチ７６は、遅延回路７８およびORゲート８０
を介して帰還されるリフレッシュパルスREFPによりリセ
ットされる。この結果、パルス状のリフレッシュパルス
REFPが生成される（図１２（ｂ））。この後、リフレッ
シュ制御回路７０は、図５と同様に動作し、リフレッシ
ュ動作および読み出し動作、プリチャージ動作が順に実
行される。
レッシュラッチ信号REFLは高レベルに変化する（図１２
（ａ））。クロック信号CLKの立ち上がりに同期してア
クティブコマンドACTが供給される。このとき、アクテ
ィブラッチ信号ACTLおよびリフレッシュパルスREFPは、
低レベル（非リセット状態）であり、ラッチ７６は動作
している。ラッチ７６は、クロック信号CLKの立ち上が
りエッジに同期して高レベルのリフレッシュラッチ信号
REFLを取り込み、リフレッシュパルスREFPを高レベルに
する。ラッチ７６は、遅延回路７８およびORゲート８０
を介して帰還されるリフレッシュパルスREFPによりリセ
ットされる。この結果、パルス状のリフレッシュパルス
REFPが生成される（図１２（ｂ））。この後、リフレッ
シュ制御回路７０は、図５と同様に動作し、リフレッシ
ュ動作および読み出し動作、プリチャージ動作が順に実
行される。
【００８８】図１３は、読み出し動作において、アクテ
ィブコマンドACTを受け付けた後に、内部でリフレッシ
ュ要求が発生した場合のリフレッシュ制御回路７０の動
作タイミングを示している。この例では、クロック信号
CLKに同期してリフレッシュ動作が実行されることを除
き、各信号のタイミングは、上述した図６とほぼ同じで
ある。
ィブコマンドACTを受け付けた後に、内部でリフレッシ
ュ要求が発生した場合のリフレッシュ制御回路７０の動
作タイミングを示している。この例では、クロック信号
CLKに同期してリフレッシュ動作が実行されることを除
き、各信号のタイミングは、上述した図６とほぼ同じで
ある。
【００８９】ラッチ７６は、アクティブラッチ信号ACTL
が高レベルの期間リセットされており、リフレッシュラ
ッチ信号REFLを取り込むことができない（図１３（ａ、
ｂ））。このため、ラッチ７６は、アクティブラッチ信
号ACTLが非活性化した後のクロック信号CLKの立ち上が
りに同期して、リフレッシュパルスREFPを生成する（図
１３（ｃ））。このとき、クロック信号CLKに同期し
て、例えばDESLコマンド、NOPコマンドまたはアクティ
ブコマンドACTが供給される。この後、リフレッシュ動
作が実行される。リフレッシュパルスREFPは、クロック
信号CLKの立ち上がりから所定のタイミングで活性化す
るため、リフレッシュ動作は、上述した図１２と同一の
タイミングで実行される。
が高レベルの期間リセットされており、リフレッシュラ
ッチ信号REFLを取り込むことができない（図１３（ａ、
ｂ））。このため、ラッチ７６は、アクティブラッチ信
号ACTLが非活性化した後のクロック信号CLKの立ち上が
りに同期して、リフレッシュパルスREFPを生成する（図
１３（ｃ））。このとき、クロック信号CLKに同期し
て、例えばDESLコマンド、NOPコマンドまたはアクティ
ブコマンドACTが供給される。この後、リフレッシュ動
作が実行される。リフレッシュパルスREFPは、クロック
信号CLKの立ち上がりから所定のタイミングで活性化す
るため、リフレッシュ動作は、上述した図１２と同一の
タイミングで実行される。
【００９０】この実施形態においても、上述した第１お
よび第２の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、クロック信号に同期して供
給される。リフレッシュ制御回路は、クロック信号に同
期してリフレッシュ動作を実行したので、リフレッシュ
の制御に必要な回路のタイミング設計を容易にできる。
よび第２の実施形態と同様の効果を得ることができる。
さらに、この実施形態では、クロック信号に同期して供
給される。リフレッシュ制御回路は、クロック信号に同
期してリフレッシュ動作を実行したので、リフレッシュ
の制御に必要な回路のタイミング設計を容易にできる。
【００９１】図１４は、本発明の半導体メモリおよび半
導体メモリの制御方法の第５の実施形態を示している。
この実施形態は、請求項１ないし請求項４、請求項１１
ないし請求項１３に対応している。第３および第４の実
施形態で説明した回路・信号と同一の回路・信号につい
ては、同一の符号を付け、これ等回路・信号についての
詳細な説明は省略する。
導体メモリの制御方法の第５の実施形態を示している。
この実施形態は、請求項１ないし請求項４、請求項１１
ないし請求項１３に対応している。第３および第４の実
施形態で説明した回路・信号と同一の回路・信号につい
ては、同一の符号を付け、これ等回路・信号についての
詳細な説明は省略する。
【００９２】この実施形態では、リフレッシュ制御回路
８２が第１の実施形態のリフレッシュ制御回路１２と相
違している。その他の構成は、第１の実施形態と同一で
ある。リフレッシュ制御回路８２は、第４の実施形態と
同じラッチ７２、７４、７６、遅延回路７８、ORゲート
８０と、第３の実施形態と同じレジスタREG1、REG2、フ
リップフロップ４４、４８、５０、遅延回路５２、５
４、５６、６８、パルス発生回路６０と、複数の論理ゲ
ートとを有している。
８２が第１の実施形態のリフレッシュ制御回路１２と相
違している。その他の構成は、第１の実施形態と同一で
ある。リフレッシュ制御回路８２は、第４の実施形態と
同じラッチ７２、７４、７６、遅延回路７８、ORゲート
８０と、第３の実施形態と同じレジスタREG1、REG2、フ
リップフロップ４４、４８、５０、遅延回路５２、５
４、５６、６８、パルス発生回路６０と、複数の論理ゲ
ートとを有している。
【００９３】レジスタREG1、REG2、フリップフロップ４
４、４８、５０、遅延回路５２、５４、５６、６８、パ
ルス発生回路６０、および複数の論理ゲートの接続関係
は、第３の実施形態と同一である。ラッチ７２、７４、
７６、遅延回路７８、およびORゲート８０の接続関係
は、第４の実施形態と同一である。この実施形態では、
第３の実施形態と同様に、２回分のリフレッシュ要求
が、それぞれレジスタREG1、REG2に保持される。第４の
実施形態と同様に、リフレッシュパルスREFPが、クロッ
ク信号CLKの立ち上がりエッジに同期して生成される。
そして、上述した図８ないし図１０に示したタイミング
とほぼ同じタイミングでメモリ動作が実行される。
４、４８、５０、遅延回路５２、５４、５６、６８、パ
ルス発生回路６０、および複数の論理ゲートの接続関係
は、第３の実施形態と同一である。ラッチ７２、７４、
７６、遅延回路７８、およびORゲート８０の接続関係
は、第４の実施形態と同一である。この実施形態では、
第３の実施形態と同様に、２回分のリフレッシュ要求
が、それぞれレジスタREG1、REG2に保持される。第４の
実施形態と同様に、リフレッシュパルスREFPが、クロッ
ク信号CLKの立ち上がりエッジに同期して生成される。
そして、上述した図８ないし図１０に示したタイミング
とほぼ同じタイミングでメモリ動作が実行される。
【００９４】この実施形態においても、上述した第３お
よび第４の実施形態と同様の効果を得ることができる。
図１５は、本発明の半導体メモリおよび半導体メモリの
制御方法の第６の実施形態を示している。この実施形態
は、請求項１、請求項２、請求項４ないし請求項９、請
求項１２、請求項１３に対応している。第１の実施形態
で説明した回路・信号と同一の回路・信号については、
同一の符号を付け、これ等回路・信号についての詳細な
説明は省略する。
よび第４の実施形態と同様の効果を得ることができる。
図１５は、本発明の半導体メモリおよび半導体メモリの
制御方法の第６の実施形態を示している。この実施形態
は、請求項１、請求項２、請求項４ないし請求項９、請
求項１２、請求項１３に対応している。第１の実施形態
で説明した回路・信号と同一の回路・信号については、
同一の符号を付け、これ等回路・信号についての詳細な
説明は省略する。
【００９５】この半導体メモリは、シリコン基板上にCM
OSプロセスを使用して６４ＭビットのSDRAM８４として
形成されている。SDRAM８４は、使い勝手を良くするた
めに、メモリセルのリフレッシュを内部で自動的に実行
する機能を有している。このため、ユーザは、リフレッ
シュを全く考慮することなく、SDRAMを搭載するシステ
ム基板を設計できる。
OSプロセスを使用して６４ＭビットのSDRAM８４として
形成されている。SDRAM８４は、使い勝手を良くするた
めに、メモリセルのリフレッシュを内部で自動的に実行
する機能を有している。このため、ユーザは、リフレッ
シュを全く考慮することなく、SDRAMを搭載するシステ
ム基板を設計できる。
【００９６】SDRAM８４の端子の構成は、一般の６４Ｍ
ビットSDRAMと同じである。すなわち、SDRAM８４は、１
２ビットの行アドレス信号と８ビットの列アドレス信号
とを受ける１２本のアドレス端子、２本のバンク選択端
子、および１６本のデータ入出力端子を有している。SD
RAM８４は、リフレッシュ制御回路１２、リフレッシュ
カウンタ１４、ラッチ１６、１８、および４つのバンク
BKを有している。バンクBKは、アドレスセレクタ２０、
アドレスラッチ８６、タイミングジェネレータ８８、９
０、９２、行プリデコーダ９４、９６、セグメントセレ
クタ９８、列プリデコーダ３２、およびメモリコア３４
Ａを有している。リフレッシュ制御回路１２、リフレッ
シュカウンタ１４、ラッチ１６、１８、アドレスセレク
タ２０、および列プリデコーダ３２は、第１の実施形態
と同じである。メモリコア３４Ａは、行メインデコーダ
３６、列メインデコーダ３８、および縦横に配置された
複数のセグメントＳで構成されたメモリアレイMAを有し
ている。この例では、一つのセグメントＳは、５１２ｋ
個のメモリセルで構成されている。メインワード線MWL
は、トランジスタを介して複数のサブワード線SWLに電
気的に接続されている。サブワード線SWLは、メモリセ
ルの転送トランジスタのゲートに接続されている。
ビットSDRAMと同じである。すなわち、SDRAM８４は、１
２ビットの行アドレス信号と８ビットの列アドレス信号
とを受ける１２本のアドレス端子、２本のバンク選択端
子、および１６本のデータ入出力端子を有している。SD
RAM８４は、リフレッシュ制御回路１２、リフレッシュ
カウンタ１４、ラッチ１６、１８、および４つのバンク
BKを有している。バンクBKは、アドレスセレクタ２０、
アドレスラッチ８６、タイミングジェネレータ８８、９
０、９２、行プリデコーダ９４、９６、セグメントセレ
クタ９８、列プリデコーダ３２、およびメモリコア３４
Ａを有している。リフレッシュ制御回路１２、リフレッ
シュカウンタ１４、ラッチ１６、１８、アドレスセレク
タ２０、および列プリデコーダ３２は、第１の実施形態
と同じである。メモリコア３４Ａは、行メインデコーダ
３６、列メインデコーダ３８、および縦横に配置された
複数のセグメントＳで構成されたメモリアレイMAを有し
ている。この例では、一つのセグメントＳは、５１２ｋ
個のメモリセルで構成されている。メインワード線MWL
は、トランジスタを介して複数のサブワード線SWLに電
気的に接続されている。サブワード線SWLは、メモリセ
ルの転送トランジスタのゲートに接続されている。
【００９７】アドレスラッチ８６は、ラッチ１８から出
力される列アドレス信号CADを内部リフレッシュ信号IRE
Fの非活性時に取り込み、取り込んだ信号を内部列アド
レス信号ICSADとして出力する。タイミングジェネレー
タ８８は、読み書きコマンド信号RWおよび内部リフレッ
シュ信号IREFを受け、列プリデコーダ３２を動作させる
タイミング信号および行プリデコーダ９６を動作させる
タイミング信号を生成する。すなわち、読み出しコマン
ドRD、書き込みコマンドWR、およびリフレッシュコマン
ド（内部で発生するリフレッシュ要求）が供給されたと
き、行プリデコーダ９６および列プリデコーダ３２が動
作する。
力される列アドレス信号CADを内部リフレッシュ信号IRE
Fの非活性時に取り込み、取り込んだ信号を内部列アド
レス信号ICSADとして出力する。タイミングジェネレー
タ８８は、読み書きコマンド信号RWおよび内部リフレッ
シュ信号IREFを受け、列プリデコーダ３２を動作させる
タイミング信号および行プリデコーダ９６を動作させる
タイミング信号を生成する。すなわち、読み出しコマン
ドRD、書き込みコマンドWR、およびリフレッシュコマン
ド（内部で発生するリフレッシュ要求）が供給されたと
き、行プリデコーダ９６および列プリデコーダ３２が動
作する。
【００９８】タイミングジェネレータ９０は、アクティ
ブコマンド信号ACTVを受け、行プリデコーダ９４および
セグメントセレクタ９８を動作させるタイミング信号を
生成する。すなわち、アクティブコマンドACTが供給さ
れたとき、行プリデコーダ９４およびセグメントセレク
タ９８が動作する。タイミングジェネレータ９２は、内
部行アドレスストローブ信号IRASを受け、行プリデコー
ダ９４、９６を動作させるタイミング信号を生成する。
すなわち、後述するように、リフレッシュ要求が発生し
たとき、行プリデコーダ９４、９６が動作する。
ブコマンド信号ACTVを受け、行プリデコーダ９４および
セグメントセレクタ９８を動作させるタイミング信号を
生成する。すなわち、アクティブコマンドACTが供給さ
れたとき、行プリデコーダ９４およびセグメントセレク
タ９８が動作する。タイミングジェネレータ９２は、内
部行アドレスストローブ信号IRASを受け、行プリデコー
ダ９４、９６を動作させるタイミング信号を生成する。
すなわち、後述するように、リフレッシュ要求が発生し
たとき、行プリデコーダ９４、９６が動作する。
【００９９】行プリデコーダ９４は、アクティブコマン
ドACTの供給時に内部行アドレス信号IRAD（後述する図
１８に示すIRAD0-9）をデコードし、リフレッシュ要求
の発生時に内部行アドレス信号IRAD（図１８に示すIRAD
0-8）をデコードし、デコード信号を行メインデコーダ
３６に出力する。行プリデコーダ９６は、リフレッシュ
動作時に内部行アドレス信号IRAD（図１８に示すIRAD9-
11）をデコードし、読み出し動作時および書き込み動作
時に内部列アドレス信号ICAD（図１８に示すICAD5-7）
をデコードし、デコード信号をメモリアレイMAに出力す
る。
ドACTの供給時に内部行アドレス信号IRAD（後述する図
１８に示すIRAD0-9）をデコードし、リフレッシュ要求
の発生時に内部行アドレス信号IRAD（図１８に示すIRAD
0-8）をデコードし、デコード信号を行メインデコーダ
３６に出力する。行プリデコーダ９６は、リフレッシュ
動作時に内部行アドレス信号IRAD（図１８に示すIRAD9-
11）をデコードし、読み出し動作時および書き込み動作
時に内部列アドレス信号ICAD（図１８に示すICAD5-7）
をデコードし、デコード信号をメモリアレイMAに出力す
る。
【０１００】セグメントセレクタ９８は、アクティブコ
マンドACTの供給時に、内部行アドレス信号IRAD（図１
８に示すRA10-11）をデコードし、セグメントＳを選択
する。また、セグメントセレクタ９８は、リフレッシュ
要求の発生時に、内部行アドレス信号IRADにかかわりな
く図の縦方向に並ぶ全てのセグメントを選択する。列プ
リデコーダ３２は、読み出し動作時および書き込み動作
時に、内部列アドレス信号ICSAD（図１８に示すCA0-4）
をデコードし、デコードした信号を列メインデコーダ３
８に出力する。
マンドACTの供給時に、内部行アドレス信号IRAD（図１
８に示すRA10-11）をデコードし、セグメントＳを選択
する。また、セグメントセレクタ９８は、リフレッシュ
要求の発生時に、内部行アドレス信号IRADにかかわりな
く図の縦方向に並ぶ全てのセグメントを選択する。列プ
リデコーダ３２は、読み出し動作時および書き込み動作
時に、内部列アドレス信号ICSAD（図１８に示すCA0-4）
をデコードし、デコードした信号を列メインデコーダ３
８に出力する。
【０１０１】図１６は、図１５に示したメモリアレイMA
の詳細を示している。各バンクBKのメモリアレイMAは、
８つのメモリブロックMBLKおよび複数のセンスアンプSA
からなる４つのセンスアンプ列を有している。センスア
ンプ列は、両側の２つのメモリブロックMBLKにより共有
されている。図の左上のバンクBKに示したように、１つ
のメモリブロックMBLKは、図の横方向に並ぶ1024本のワ
ード線WLおよび図の縦方向に並ぶ2048組のビット線対を
有している。ワード線WLは、128本のメインワード線MWL
と、各メインワード線MWLから分岐する8本のサブワード
線SWLとで構成されている。
の詳細を示している。各バンクBKのメモリアレイMAは、
８つのメモリブロックMBLKおよび複数のセンスアンプSA
からなる４つのセンスアンプ列を有している。センスア
ンプ列は、両側の２つのメモリブロックMBLKにより共有
されている。図の左上のバンクBKに示したように、１つ
のメモリブロックMBLKは、図の横方向に並ぶ1024本のワ
ード線WLおよび図の縦方向に並ぶ2048組のビット線対を
有している。ワード線WLは、128本のメインワード線MWL
と、各メインワード線MWLから分岐する8本のサブワード
線SWLとで構成されている。
【０１０２】図の右上のバンクBKに示したように、各メ
モリアレイMAにおいて、内部行アドレス信号IRAD7-8
（図１８の行ブロックアドレスBRAA）により、１つのメ
モリブロックMBLKを挟んだ２つのメモリブロックMBLKが
選択される。すなわち、図に網掛けで示したように、セ
ンスアンプ列に対して同じ側（例えば、図の左側）に位
置する２つのメモリブロックMBLKが選択される。また、
選択された各メモリブロックMBLKにおいて、内部行アド
レス信号IRAD0-6により、メインワード線MWLが１本選択
される。
モリアレイMAにおいて、内部行アドレス信号IRAD7-8
（図１８の行ブロックアドレスBRAA）により、１つのメ
モリブロックMBLKを挟んだ２つのメモリブロックMBLKが
選択される。すなわち、図に網掛けで示したように、セ
ンスアンプ列に対して同じ側（例えば、図の左側）に位
置する２つのメモリブロックMBLKが選択される。また、
選択された各メモリブロックMBLKにおいて、内部行アド
レス信号IRAD0-6により、メインワード線MWLが１本選択
される。
【０１０３】内部行アドレス信号IRAD7-8により選択さ
れた２つのメモリブロックMBLKは、さらに内部行アドレ
ス信号IRAD9（図１８の行ブロックアドレスBRAB）によ
りそのいずれかが選択される。内部行アドレス信号IRAD
0-9によるメモリブロックMBLKの選択およびメインワー
ド線MWLの選択は、図１５に示した行プリデコーダ９４
により行われる。なお、リフレッシュ動作時に、行プリ
デコーダ９４は、内部行アドレス信号IRAD9を無視す
る。このため、リフレッシュ動作は、図に網掛けで示し
た２つのメモリブロックMBLK内の２本のメインワード線
MWLに対して実行される。
れた２つのメモリブロックMBLKは、さらに内部行アドレ
ス信号IRAD9（図１８の行ブロックアドレスBRAB）によ
りそのいずれかが選択される。内部行アドレス信号IRAD
0-9によるメモリブロックMBLKの選択およびメインワー
ド線MWLの選択は、図１５に示した行プリデコーダ９４
により行われる。なお、リフレッシュ動作時に、行プリ
デコーダ９４は、内部行アドレス信号IRAD9を無視す
る。このため、リフレッシュ動作は、図に網掛けで示し
た２つのメモリブロックMBLK内の２本のメインワード線
MWLに対して実行される。
【０１０４】また、読み出し動作および書き込み動作時
に、選択された１つのメモリブロックMBLKにおいて、内
部行アドレス信号IRAD10-11（図１８の列ブロックアド
レスBCAA）により、４分の１の領域が選択される。すな
わち、内部行アドレス信号IRAD10-11により、メモリブ
ロックMBLK内の４分の１の領域において、ビット線のプ
リチャージ動作が解除され、センスアンプSAが活性化さ
れる。
に、選択された１つのメモリブロックMBLKにおいて、内
部行アドレス信号IRAD10-11（図１８の列ブロックアド
レスBCAA）により、４分の１の領域が選択される。すな
わち、内部行アドレス信号IRAD10-11により、メモリブ
ロックMBLK内の４分の１の領域において、ビット線のプ
リチャージ動作が解除され、センスアンプSAが活性化さ
れる。
【０１０５】図１７は、図１６に示したメモリブロック
MBLKの詳細を示している。メモリブロックMBLKには、12
8本のメインワード線MWL0-127と1024本のサブワード線S
WL0-1023が、図の縦方向に配線され、2048組の相補のビ
ット線対BL、/BLが図の横方向に配線されている。そし
て、サブワード線SWLとビット線BL（または/BL）の交差
部分にメモリセル（図中の丸印）が形成されている。例
えば、読み出し動作において、サブワード線SWLが活性
化されメモリセルが選択されたとき、ビット線対BL、/B
Lの一方にデータが読み出され、ビット線対BL、/BLの他
方は、データを増幅するためのリファレンスとして作用
する。
MBLKの詳細を示している。メモリブロックMBLKには、12
8本のメインワード線MWL0-127と1024本のサブワード線S
WL0-1023が、図の縦方向に配線され、2048組の相補のビ
ット線対BL、/BLが図の横方向に配線されている。そし
て、サブワード線SWLとビット線BL（または/BL）の交差
部分にメモリセル（図中の丸印）が形成されている。例
えば、読み出し動作において、サブワード線SWLが活性
化されメモリセルが選択されたとき、ビット線対BL、/B
Lの一方にデータが読み出され、ビット線対BL、/BLの他
方は、データを増幅するためのリファレンスとして作用
する。
【０１０６】１つのメインワード線MWLは、メモリブロ
ックMBLKの両側（図の上下）にそれぞれ４個ずつ配置さ
れたサブワードデコーダSWDに配線されている。そし
て、メインワード線MWLは、サブワードデコーダSWDを介
して８本のサブワード線SWLに分岐している。メインワ
ード線MWLは、上述したように、内部行アドレス信号IRA
D0-6（行アドレスRAA、RAB、RAC）により選択される。
サブワード線SWLは、内部列アドレス信号ICAD5-7（サブ
ワードセレクトSWLS）により選択される。
ックMBLKの両側（図の上下）にそれぞれ４個ずつ配置さ
れたサブワードデコーダSWDに配線されている。そし
て、メインワード線MWLは、サブワードデコーダSWDを介
して８本のサブワード線SWLに分岐している。メインワ
ード線MWLは、上述したように、内部行アドレス信号IRA
D0-6（行アドレスRAA、RAB、RAC）により選択される。
サブワード線SWLは、内部列アドレス信号ICAD5-7（サブ
ワードセレクトSWLS）により選択される。
【０１０７】センスアンプSAは、図の左右両側のメモリ
ブロックMBLKのビット線対BL、/BLに接続されている。
センスアンプSAと両側のビット線対BL、/BLとの接続お
よびセンスアンプSAの活性化は、上述したように、内部
行アドレス信号IRAD10-11により、メモリブロックMBLK
の４分の１の領域であるセグメントＳ毎に制御される。
内部行アドレス信号IRAD10-11により活性化される512個
のビット線対BL、/BLおよび512個のセンスアンプSAのう
ちそれぞれ16個が、内部列アドレスCA0-4（列アドレスC
AA、CAB）により選択される。すなわち、16個のデータ
入出力端子に対応するデータが、メモリセルに入出力さ
れる。
ブロックMBLKのビット線対BL、/BLに接続されている。
センスアンプSAと両側のビット線対BL、/BLとの接続お
よびセンスアンプSAの活性化は、上述したように、内部
行アドレス信号IRAD10-11により、メモリブロックMBLK
の４分の１の領域であるセグメントＳ毎に制御される。
内部行アドレス信号IRAD10-11により活性化される512個
のビット線対BL、/BLおよび512個のセンスアンプSAのう
ちそれぞれ16個が、内部列アドレスCA0-4（列アドレスC
AA、CAB）により選択される。すなわち、16個のデータ
入出力端子に対応するデータが、メモリセルに入出力さ
れる。
【０１０８】図１８は、SDRAM内でのアドレス信号の用
途を示している。SDRAMは、バンク選択端子を介してバ
ンクアドレス信号BA0-1を受け、アドレス端子を介して
行アドレス信号RAD0-11（内部行アドレス信号IRAD0-1
1）および列アドレス信号CAD0-7（内部列アドレス信号I
CAD0-7）を受け、読み出し動作および書き込み動作を実
行する。また、SDRAMは、図１５に示したリフレッシュ
カウンタ１４が生成するリフレッシュアドレスREFAD
（内部行アドレス信号IRAD0-11）により、リフレッシュ
動作を実行する。
途を示している。SDRAMは、バンク選択端子を介してバ
ンクアドレス信号BA0-1を受け、アドレス端子を介して
行アドレス信号RAD0-11（内部行アドレス信号IRAD0-1
1）および列アドレス信号CAD0-7（内部列アドレス信号I
CAD0-7）を受け、読み出し動作および書き込み動作を実
行する。また、SDRAMは、図１５に示したリフレッシュ
カウンタ１４が生成するリフレッシュアドレスREFAD
（内部行アドレス信号IRAD0-11）により、リフレッシュ
動作を実行する。
【０１０９】アクティブコマンドACTとともに供給され
る行アドレス信号RAD0-11（内部行アドレス信号IRAD0-1
1）は、IRAD0-6（MWDEC）、IRAD7-9（RBLKS）、IRAD10-
11（CBLKS）で構成されている。IRAD0-6（MWDEC）およ
びIRAD7-9（RBLKS）は、図１５に示した行プリデコーダ
９４に供給され、IRAD10-11（CBLKS）は、セグメントセ
レクタ９８に供給される。
る行アドレス信号RAD0-11（内部行アドレス信号IRAD0-1
1）は、IRAD0-6（MWDEC）、IRAD7-9（RBLKS）、IRAD10-
11（CBLKS）で構成されている。IRAD0-6（MWDEC）およ
びIRAD7-9（RBLKS）は、図１５に示した行プリデコーダ
９４に供給され、IRAD10-11（CBLKS）は、セグメントセ
レクタ９８に供給される。
【０１１０】上述したように、内部行アドレス信号IRAD
0-6（MWDEC）は、メモリブロックMBLK内の128本のメイ
ンワード線MWLの１つを選択する。内部行アドレス信号I
RAD7-8（RBLKSのBRAA）は、８個のメモリブロックMBLK
のうち２つを選択する。内部行アドレス信号IRAD9（RBL
KSのBRAB）は、選択された２つのメモリブロックMBLKの
うち、さらに１つを選択する。内部行アドレス信号IRAD
10-11（CBLKS）は、選択されたメモリブロックMBLKの４
分の１の領域であるセグメントＳを選択する。
0-6（MWDEC）は、メモリブロックMBLK内の128本のメイ
ンワード線MWLの１つを選択する。内部行アドレス信号I
RAD7-8（RBLKSのBRAA）は、８個のメモリブロックMBLK
のうち２つを選択する。内部行アドレス信号IRAD9（RBL
KSのBRAB）は、選択された２つのメモリブロックMBLKの
うち、さらに１つを選択する。内部行アドレス信号IRAD
10-11（CBLKS）は、選択されたメモリブロックMBLKの４
分の１の領域であるセグメントＳを選択する。
【０１１１】読み出しコマンドRDまたは書き込みコマン
ドWRとともに供給される列アドレス信号CAD0-7（内部列
アドレス信号ICAD0-7）は、内部列アドレス信号ICAD0-4
（CDEC）および内部列アドレス信号ICAD5-7（SWLS）で
構成されている。内部列アドレス信号ICAD0-4（CDEC）
は、図１５に示した列プリデコーダ３２に供給され、内
部列アドレス信号ICAD5-7（SWLS）は、行プリデコーダ
９６に供給される。
ドWRとともに供給される列アドレス信号CAD0-7（内部列
アドレス信号ICAD0-7）は、内部列アドレス信号ICAD0-4
（CDEC）および内部列アドレス信号ICAD5-7（SWLS）で
構成されている。内部列アドレス信号ICAD0-4（CDEC）
は、図１５に示した列プリデコーダ３２に供給され、内
部列アドレス信号ICAD5-7（SWLS）は、行プリデコーダ
９６に供給される。
【０１１２】上述したように、内部列アドレス信号ICAD
0-4（CDEC）は、選択されたセグメントＳ内の512個のビ
ット線対BL、/BLおよびセンスアンプSAのうちの１６個
を選択する。内部列アドレス信号ICAD5-7（SWLS）は、
選択されたメインワード線MWLに対応する８本のサブワ
ード線SWLのうち１つを選択する。この実施形態では、
アクティブコマンドACTとともに供給される行アドレス
信号RADによりセグメントＳが選択され、読み出しコマ
ンドRD（または書き込みコマンドWR）とともに供給され
る列アドレス信号CADによりサブワード線SWLが選択され
ることを特徴としている。特に、セグメントＳを行アド
レス信号RADに応答して選択することで、使用しないビ
ット線対BL、/BLとセンスアンプSAとの接続の解除動作
およびビット線対BL、/BLのプリチャージの解除動作
を、読み出しコマンドRD（または書き込みコマンドWR）
が供給される前に開始できる。この結果、読み出し動作
および書き込み動作を第１の実施形態より高速に実行で
きる。
0-4（CDEC）は、選択されたセグメントＳ内の512個のビ
ット線対BL、/BLおよびセンスアンプSAのうちの１６個
を選択する。内部列アドレス信号ICAD5-7（SWLS）は、
選択されたメインワード線MWLに対応する８本のサブワ
ード線SWLのうち１つを選択する。この実施形態では、
アクティブコマンドACTとともに供給される行アドレス
信号RADによりセグメントＳが選択され、読み出しコマ
ンドRD（または書き込みコマンドWR）とともに供給され
る列アドレス信号CADによりサブワード線SWLが選択され
ることを特徴としている。特に、セグメントＳを行アド
レス信号RADに応答して選択することで、使用しないビ
ット線対BL、/BLとセンスアンプSAとの接続の解除動作
およびビット線対BL、/BLのプリチャージの解除動作
を、読み出しコマンドRD（または書き込みコマンドWR）
が供給される前に開始できる。この結果、読み出し動作
および書き込み動作を第１の実施形態より高速に実行で
きる。
【０１１３】図１９は、図１７に示したサブワードデコ
ーダSWD、センスアンプSAおよびその周囲の回路の詳細
を示している。サブワードデコーダSWD（SWD0、1）は、
並列に接続された２つのnMOSトランジスタおよびこれ等
nMOSトランジスタに直列に接続されたpMOSトランジスタ
を有している。一方のnMOSトランジスタのゲートおよび
pMOSトランジスタのゲートは、メインワード線MWLに接
続されている。他方のnMOSトランジスタのゲートおよび
pMOSトランジスタのソースは、デコード回路９８ａによ
り生成される内部列アドレス信号ICAD5-7（この例では
負論理の内部列アドレス信号/ICAD5-7）のデコード信号
CDEC0、1をそれぞれ受けている。デコード回路９８ａ
は、内部行アドレス信号IRAD10-11のデコード回路９６
ａにより生成されるデコード信号が高レベルのときに活
性化される。nMOSトランジスタのソースは、接地線に接
続されている。nMOSトランジスタとpMOSトランジスタと
の接続ノードがサブワード線SWL（SWL0、1）に接続され
ている。
ーダSWD、センスアンプSAおよびその周囲の回路の詳細
を示している。サブワードデコーダSWD（SWD0、1）は、
並列に接続された２つのnMOSトランジスタおよびこれ等
nMOSトランジスタに直列に接続されたpMOSトランジスタ
を有している。一方のnMOSトランジスタのゲートおよび
pMOSトランジスタのゲートは、メインワード線MWLに接
続されている。他方のnMOSトランジスタのゲートおよび
pMOSトランジスタのソースは、デコード回路９８ａによ
り生成される内部列アドレス信号ICAD5-7（この例では
負論理の内部列アドレス信号/ICAD5-7）のデコード信号
CDEC0、1をそれぞれ受けている。デコード回路９８ａ
は、内部行アドレス信号IRAD10-11のデコード回路９６
ａにより生成されるデコード信号が高レベルのときに活
性化される。nMOSトランジスタのソースは、接地線に接
続されている。nMOSトランジスタとpMOSトランジスタと
の接続ノードがサブワード線SWL（SWL0、1）に接続され
ている。
【０１１４】上述したサブワードデコーダSWDでは、メ
インワード線MWLが選択されて低レベルに変化すると、p
MOSトランジスタがオンし、一方のnMOSトランジスタが
オフする。そして、デコード回路９８ａから出力される
高レベルのデコード信号CDEC0（またはCDEC1）が、サブ
ワード線SWL0（またはSWL1）に伝達される。すなわち、
列アドレス信号CADにより、サブワード線SWLが選択され
る。サブワード線SWLの選択により、メモリセルMCの転
送トランジスタがオンし、キャパシタに保持している電
荷がビット線BL（または/BL）上に伝達される。
インワード線MWLが選択されて低レベルに変化すると、p
MOSトランジスタがオンし、一方のnMOSトランジスタが
オフする。そして、デコード回路９８ａから出力される
高レベルのデコード信号CDEC0（またはCDEC1）が、サブ
ワード線SWL0（またはSWL1）に伝達される。すなわち、
列アドレス信号CADにより、サブワード線SWLが選択され
る。サブワード線SWLの選択により、メモリセルMCの転
送トランジスタがオンし、キャパシタに保持している電
荷がビット線BL（または/BL）上に伝達される。
【０１１５】センスアンプSAは、ラッチ９９ａ、ビット
線制御回路９９ｂ、nMOSトランジスタ９９ｃ、９９ｄ、
ビット線選択スイッチ９９ｅ、９９ｆを有している。ラ
ッチ９９ａは、２つのCMOSインバータの入力と出力とを
互いに接続し、活性化信号PSA、NSAに応じて活性化され
る。ビット線制御回路９９ｂは、センスアンプSA内のビ
ット線対をイコライズし、あるいはプリチャージ電圧VP
Rを供給するための３つのnMOSトランジスタで構成され
ている。nMOSトランジスタ９９ｃは、図の左側のメモリ
ブロックMBLKのビット線対BL、/BLをイコライズする。n
MOSトランジスタ９９ｄは、図の右側のメモリブロックM
BLKのビット線対BL、/BLをイコライズする。ビット線選
択スイッチ９９ｅは、図の左側のメモリブロックMBLKの
ビット線対BL、/BLをラッチ９９ａに接続する２つのnMO
Sトランジスタで構成されている。ビット線選択スイッ
チ９９ｆは、図の右側のメモリブロックMBLKのビット線
対BL、/BLをラッチ９９ａに接続する２つのnMOSトラン
ジスタで構成されている。
線制御回路９９ｂ、nMOSトランジスタ９９ｃ、９９ｄ、
ビット線選択スイッチ９９ｅ、９９ｆを有している。ラ
ッチ９９ａは、２つのCMOSインバータの入力と出力とを
互いに接続し、活性化信号PSA、NSAに応じて活性化され
る。ビット線制御回路９９ｂは、センスアンプSA内のビ
ット線対をイコライズし、あるいはプリチャージ電圧VP
Rを供給するための３つのnMOSトランジスタで構成され
ている。nMOSトランジスタ９９ｃは、図の左側のメモリ
ブロックMBLKのビット線対BL、/BLをイコライズする。n
MOSトランジスタ９９ｄは、図の右側のメモリブロックM
BLKのビット線対BL、/BLをイコライズする。ビット線選
択スイッチ９９ｅは、図の左側のメモリブロックMBLKの
ビット線対BL、/BLをラッチ９９ａに接続する２つのnMO
Sトランジスタで構成されている。ビット線選択スイッ
チ９９ｆは、図の右側のメモリブロックMBLKのビット線
対BL、/BLをラッチ９９ａに接続する２つのnMOSトラン
ジスタで構成されている。
【０１１６】ビット線制御回路９９ｂは、サブビット線
リセット信号SBRSCの高レベル時にビット線対BL、/BLを
プリチャージ電圧VPRに設定する。サブビット線リセッ
ト信号SBRSCは、低レベルのメインビット線リセット信
号MBRSCに応じて高レベルに変化し、ビット線対BL、/BL
をプリチャージする。nMOSトランジスタ９９ｃは、サブ
ビット線リセット信号SBRSLの高レベル時にビット線対B
L、/BLをイコライズする。サブビット線リセット信号SB
RSLは、低レベルのメインビット線リセット信号MBRSLに
応じて高レベルに変化し、ビット線対BL、/BLをイコラ
イズする。
リセット信号SBRSCの高レベル時にビット線対BL、/BLを
プリチャージ電圧VPRに設定する。サブビット線リセッ
ト信号SBRSCは、低レベルのメインビット線リセット信
号MBRSCに応じて高レベルに変化し、ビット線対BL、/BL
をプリチャージする。nMOSトランジスタ９９ｃは、サブ
ビット線リセット信号SBRSLの高レベル時にビット線対B
L、/BLをイコライズする。サブビット線リセット信号SB
RSLは、低レベルのメインビット線リセット信号MBRSLに
応じて高レベルに変化し、ビット線対BL、/BLをイコラ
イズする。
【０１１７】同様に、nMOSトランジスタ９９ｄは、サブ
ビット線リセット信号SBRSRの高レベル時にビット線対B
L、/BLをイコライズする。サブビット線リセット信号SB
RSRは、低レベルのメインビット線リセット信号MBRSRに
応じて高レベルに変化し、ビット線対BL、/BLをイコラ
イズする。ビット線選択スイッチ９９ｅは、サブビット
線トランスファ信号SBTLの活性化（高レベル）に応じて
オンし、ビット線対BL、/BLとラッチ９９ａとを接続す
る。サブビット線トランスファ信号SBTLは、低レベルの
メインビット線トランスファ信号MBTLに応じて高レベル
に変化し、ビット線選択スイッチ９９ｅをオンさせる。
ビット線リセット信号SBRSRの高レベル時にビット線対B
L、/BLをイコライズする。サブビット線リセット信号SB
RSRは、低レベルのメインビット線リセット信号MBRSRに
応じて高レベルに変化し、ビット線対BL、/BLをイコラ
イズする。ビット線選択スイッチ９９ｅは、サブビット
線トランスファ信号SBTLの活性化（高レベル）に応じて
オンし、ビット線対BL、/BLとラッチ９９ａとを接続す
る。サブビット線トランスファ信号SBTLは、低レベルの
メインビット線トランスファ信号MBTLに応じて高レベル
に変化し、ビット線選択スイッチ９９ｅをオンさせる。
【０１１８】同様に、ビット線選択スイッチ９９ｆは、
サブビット線トランスファ信号SBTRの活性化（高レベ
ル）に応じてオンし、ビット線対BL、/BLとラッチ９９
ａとを接続する。サブビット線トランスファ信号SBTR
は、低レベルのメインビット線トランスファ信号MBTRに
応じて高レベルに変化し、ビット線選択スイッチ９９ｆ
をオンさせる。
サブビット線トランスファ信号SBTRの活性化（高レベ
ル）に応じてオンし、ビット線対BL、/BLとラッチ９９
ａとを接続する。サブビット線トランスファ信号SBTR
は、低レベルのメインビット線トランスファ信号MBTRに
応じて高レベルに変化し、ビット線選択スイッチ９９ｆ
をオンさせる。
【０１１９】メインビット線リセット信号MBRSCは、行
アドレス信号RAD7-8に応じて活性化される。メインビッ
ト線リセット信号MBRSL、MBRSR、およびメインビット線
トランスファ信号MBTL、MBTRは、行アドレス信号RAD7-9
に応じて活性化される。より詳細には、動作するメモリ
ブロックMBLKに対応するメインビット線リセット信号MB
RSCおよびメインビット線リセット信号MBRSL（またはMB
RSR）が活性化されると、ビット線BL、/BLのイコライズ
が解除され、センスアンプSAを挟んだ一対のメモリブロ
ックMBLKのうち、動作しないメモリブロックMBLKに対応
するメインビット線トランスファ信号MBTL（またはMBT
R）が活性化され、ビット線BL、/BLとラッチ９９ａとの
接続が解除される。
アドレス信号RAD7-8に応じて活性化される。メインビッ
ト線リセット信号MBRSL、MBRSR、およびメインビット線
トランスファ信号MBTL、MBTRは、行アドレス信号RAD7-9
に応じて活性化される。より詳細には、動作するメモリ
ブロックMBLKに対応するメインビット線リセット信号MB
RSCおよびメインビット線リセット信号MBRSL（またはMB
RSR）が活性化されると、ビット線BL、/BLのイコライズ
が解除され、センスアンプSAを挟んだ一対のメモリブロ
ックMBLKのうち、動作しないメモリブロックMBLKに対応
するメインビット線トランスファ信号MBTL（またはMBT
R）が活性化され、ビット線BL、/BLとラッチ９９ａとの
接続が解除される。
【０１２０】サブビット線リセット信号SBRSC、SBRSL、
SBRSR、およびサブビット線トランスファ信号SBTL、SBT
Rは、行アドレス信号IRAD10-11に応じて選択される。す
なわち、これ等信号の信号線は、メモリブロックMBLK内
の４分の１の領域であるセグメントＳ毎に配線されてい
る。なお、内部行アドレス信号IRAD10-11のデコード回
路９６ａにより生成されるデコード信号は、リフレッシ
ュ動作時に全て高レベルに変化する。このため、リフレ
ッシュ動作時に、メモリブロックMBLKの全てのセグメン
トＳが選択される。このため、少ないリフレッシュ要求
で全てのメモリセルをリフレッシュできる。
SBRSR、およびサブビット線トランスファ信号SBTL、SBT
Rは、行アドレス信号IRAD10-11に応じて選択される。す
なわち、これ等信号の信号線は、メモリブロックMBLK内
の４分の１の領域であるセグメントＳ毎に配線されてい
る。なお、内部行アドレス信号IRAD10-11のデコード回
路９６ａにより生成されるデコード信号は、リフレッシ
ュ動作時に全て高レベルに変化する。このため、リフレ
ッシュ動作時に、メモリブロックMBLKの全てのセグメン
トＳが選択される。このため、少ないリフレッシュ要求
で全てのメモリセルをリフレッシュできる。
【０１２１】図２０は、クロック周波数が低い場合の読
み出し動作を示している。この例では、アクティブコマ
ンドACTの後、読み出しコマンドRDが２回連続して供給
され、さらにプリチャージコマンドPREが供給される。
上述した図２と同じ動作については、詳細な説明を省略
する。まず、クロック信号CLKの立ち上がりエッジに同
期して、アクティブコマンドACTおよび行アドレス信号R
AD(1)が供給される（図２０（ａ））。内部行アドレス
信号IRAD0-9に応じて、メインワード線MWLが選択され
（低レベルに変化）、メインビット線トランスファ信号
MBT（MBTL、MBTR）およびメインビット線リセット信号M
BRS（MBRSC、MBRSL、MBRSR）が低レベルに変化する（図
２０（ｂ））。
み出し動作を示している。この例では、アクティブコマ
ンドACTの後、読み出しコマンドRDが２回連続して供給
され、さらにプリチャージコマンドPREが供給される。
上述した図２と同じ動作については、詳細な説明を省略
する。まず、クロック信号CLKの立ち上がりエッジに同
期して、アクティブコマンドACTおよび行アドレス信号R
AD(1)が供給される（図２０（ａ））。内部行アドレス
信号IRAD0-9に応じて、メインワード線MWLが選択され
（低レベルに変化）、メインビット線トランスファ信号
MBT（MBTL、MBTR）およびメインビット線リセット信号M
BRS（MBRSC、MBRSL、MBRSR）が低レベルに変化する（図
２０（ｂ））。
【０１２２】また、この実施形態では、内部行アドレス
信号IRAD10-11に応じて、サブビット線トランスファ信
号SBT（SBTL、SBTR）およびサブビット線リセット信号S
BRS（SBRSC、SBRSL、SBRSR）が選択される（図２０
（ｃ））。このため、図１９に示したビット線制御回路
９９ｂ、nMOSトランジスタ９９ｃ、９９ｄ、ビット線選
択スイッチ９９ｅ、９９ｆは、従来より早く、読み出し
コマンドRDを受信する前に動作を開始する。すなわち、
読み出し動作（または書き込み動作）を実行しないメモ
リブロックMBLKとセンスアンプSAとの接続が解除され
る。
信号IRAD10-11に応じて、サブビット線トランスファ信
号SBT（SBTL、SBTR）およびサブビット線リセット信号S
BRS（SBRSC、SBRSL、SBRSR）が選択される（図２０
（ｃ））。このため、図１９に示したビット線制御回路
９９ｂ、nMOSトランジスタ９９ｃ、９９ｄ、ビット線選
択スイッチ９９ｅ、９９ｆは、従来より早く、読み出し
コマンドRDを受信する前に動作を開始する。すなわち、
読み出し動作（または書き込み動作）を実行しないメモ
リブロックMBLKとセンスアンプSAとの接続が解除され
る。
【０１２３】次のクロック信号CLKの立ち上がりに同期
して、読み出しコマンドRDおよび列アドレス信号CAD(1)
が供給される（図２０（ｄ））。内部列アドレス信号IC
AD5-7に応じて、サブワード線SWLが選択される（図２０
（ｅ））。すなわち、この実施形態においても、サブワ
ード線SWLは、行アドレス信号RADだけでなく、列アドレ
ス信号CADも使用して活性化される。この後、内部行ア
ドレス信号IRAD7-11により選択されたセグメントＳ内の
活性化信号PSA、NSAが活性化され、センスアンプSAが活
性化される（図２０（ｆ））。
して、読み出しコマンドRDおよび列アドレス信号CAD(1)
が供給される（図２０（ｄ））。内部列アドレス信号IC
AD5-7に応じて、サブワード線SWLが選択される（図２０
（ｅ））。すなわち、この実施形態においても、サブワ
ード線SWLは、行アドレス信号RADだけでなく、列アドレ
ス信号CADも使用して活性化される。この後、内部行ア
ドレス信号IRAD7-11により選択されたセグメントＳ内の
活性化信号PSA、NSAが活性化され、センスアンプSAが活
性化される（図２０（ｆ））。
【０１２４】サブワード線SWLの選択によりメモリセルM
Cからビット線BL（または/BL）にデータが読み出され、
センスアンプSAで増幅される。さらに、内部列アドレス
ICAD0-4に応じて、コラム線選択信号CLが選択され（図
２０（ｇ））、コラム選択スイッチ（図示せず）がオン
し、１６個のビット線対BL、/BLと共通データバス線
（１６ビット）とが接続される。そして、読み出しデー
タが外部に出力される（図２０（ｈ））。
Cからビット線BL（または/BL）にデータが読み出され、
センスアンプSAで増幅される。さらに、内部列アドレス
ICAD0-4に応じて、コラム線選択信号CLが選択され（図
２０（ｇ））、コラム選択スイッチ（図示せず）がオン
し、１６個のビット線対BL、/BLと共通データバス線
（１６ビット）とが接続される。そして、読み出しデー
タが外部に出力される（図２０（ｈ））。
【０１２５】次のクロック信号CLKの立ち上がりエッジ
に同期して、読み出しコマンドRDおよび列アドレス信号
CAD(2)が供給される（図２０（ｉ））。内部列アドレス
信号ICAD5-7に応じて、サブワード線SWLが選択される
（図２０（ｊ））。そして、上述と同様にして、いわゆ
るページ読み出し動作が実行される。ページ動作は、活
性化されている512個のセンスアンプSAで増幅されたデ
ータのうち１６ビットを、列アドレス信号CAD0-4により
選択することで実行される。
に同期して、読み出しコマンドRDおよび列アドレス信号
CAD(2)が供給される（図２０（ｉ））。内部列アドレス
信号ICAD5-7に応じて、サブワード線SWLが選択される
（図２０（ｊ））。そして、上述と同様にして、いわゆ
るページ読み出し動作が実行される。ページ動作は、活
性化されている512個のセンスアンプSAで増幅されたデ
ータのうち１６ビットを、列アドレス信号CAD0-4により
選択することで実行される。
【０１２６】次のクロック信号CLKの立ち上がりエッジ
に同期してプリチャージコマンドPREが供給される（図
２０（ｋ））。プリチャージコマンドPREにより、メイ
ンワード線MWL、サブワード線SWL、メインビット線トラ
ンスファ信号MBT、メインビット線リセット信号MBRS、
サブビット線トランスファ信号SBT、サブビット線リセ
ット信号SBRS、およびセンスアンプSAの活性化信号PS
A、NSAが非活性化され、ビット線BL、/BLがプリチャー
ジされる。
に同期してプリチャージコマンドPREが供給される（図
２０（ｋ））。プリチャージコマンドPREにより、メイ
ンワード線MWL、サブワード線SWL、メインビット線トラ
ンスファ信号MBT、メインビット線リセット信号MBRS、
サブビット線トランスファ信号SBT、サブビット線リセ
ット信号SBRS、およびセンスアンプSAの活性化信号PS
A、NSAが非活性化され、ビット線BL、/BLがプリチャー
ジされる。
【０１２７】書き込み動作については、特に図示してい
ないが、読み出し動作と同じタイミングでメインワード
線MWL、サブワード線SWLが選択され、ビット線トランス
ファ信号MBT、SBT、ビット線リセット信号MBRS、SBRSが
選択される。また、リフレッシュ動作では、４つのバン
クBKにおいて、それぞれ２つのメモリブロックMBLKの２
つのメインワード線MWLが活性化され、それに対応する
８つのセグメントＳのサブワード線SWLが同時に活性化
される。すなわち、１６ｋビット（５１２ビット×８セ
グメント×４バンク）のメモリセルMCが一度にリフレッ
シュされる。なお、リフレッシュ動作時のピーク電流を
削減し、かつ全てのメモリセルをリフレッシュするため
に必要な期間（一般には、リフレッシュ時間tREF）を満
足する場合には、リフレッシュをセグメント毎に実行し
てもよく、あるいはバンクBK毎に実行してもよい。
ないが、読み出し動作と同じタイミングでメインワード
線MWL、サブワード線SWLが選択され、ビット線トランス
ファ信号MBT、SBT、ビット線リセット信号MBRS、SBRSが
選択される。また、リフレッシュ動作では、４つのバン
クBKにおいて、それぞれ２つのメモリブロックMBLKの２
つのメインワード線MWLが活性化され、それに対応する
８つのセグメントＳのサブワード線SWLが同時に活性化
される。すなわち、１６ｋビット（５１２ビット×８セ
グメント×４バンク）のメモリセルMCが一度にリフレッ
シュされる。なお、リフレッシュ動作時のピーク電流を
削減し、かつ全てのメモリセルをリフレッシュするため
に必要な期間（一般には、リフレッシュ時間tREF）を満
足する場合には、リフレッシュをセグメント毎に実行し
てもよく、あるいはバンクBK毎に実行してもよい。
【０１２８】図２１は、クロック周波数が高い場合の読
み出し動作を示している。この例では、アクティブコマ
ンドACTの後、読み出しコマンドRDおよびプリチャージ
コマンドPREが順次供給され、１クロックあけて再びア
クティブコマンドACTが供給される。図２１の基本的な
動作タイミングは、図２０と同じである。すなわち、ア
クティブコマンドACTとともに供給される行アドレス信
号RADに応じて、ビット線トランスファ信号MBT、SBT、
およびビット線リセット信号MBRS、SRBSが選択される
（図２１（ａ）、（ｂ））。読み出しコマンドRDととも
に供給される列アドレス信号CADに応じて、サブワード
線SWLが選択される（図２１（ｃ））。
み出し動作を示している。この例では、アクティブコマ
ンドACTの後、読み出しコマンドRDおよびプリチャージ
コマンドPREが順次供給され、１クロックあけて再びア
クティブコマンドACTが供給される。図２１の基本的な
動作タイミングは、図２０と同じである。すなわち、ア
クティブコマンドACTとともに供給される行アドレス信
号RADに応じて、ビット線トランスファ信号MBT、SBT、
およびビット線リセット信号MBRS、SRBSが選択される
（図２１（ａ）、（ｂ））。読み出しコマンドRDととも
に供給される列アドレス信号CADに応じて、サブワード
線SWLが選択される（図２１（ｃ））。
【０１２９】クロック周波数が高い場合、相対的に内部
回路の動作が遅くなるため、読み出しコマンドRDが供給
されたクロックサイクル内に読み出しデータを出力でき
ない。この例では、読み出しデータは、読み出しコマン
ドRDを受信後、3クロック目のクロック信号CLKの立ち上
がりエッジに同期して出力される（図２１（ｄ））。
回路の動作が遅くなるため、読み出しコマンドRDが供給
されたクロックサイクル内に読み出しデータを出力でき
ない。この例では、読み出しデータは、読み出しコマン
ドRDを受信後、3クロック目のクロック信号CLKの立ち上
がりエッジに同期して出力される（図２１（ｄ））。
【０１３０】以上、この実施形態においても、上述した
第１の実施形態と同様の効果を得ることができる。さら
に、この実施形態では、メモリ動作（読み出し動作およ
び書き込み動作）を制御する回路の一部を、アクティブ
コマンドACTとともに供給される行アドレス信号RADに応
じて動作させた。このため、従来、読み出しコマンドRD
または書き込みコマンドWRに応じて動作を開始させてい
た回路を、予め動作させることができ、読み出し動作お
よび書き込み動作を高速に実行できる。すなわち、低消
費電力の特性を保持したまま、高速化を実現できる。
第１の実施形態と同様の効果を得ることができる。さら
に、この実施形態では、メモリ動作（読み出し動作およ
び書き込み動作）を制御する回路の一部を、アクティブ
コマンドACTとともに供給される行アドレス信号RADに応
じて動作させた。このため、従来、読み出しコマンドRD
または書き込みコマンドWRに応じて動作を開始させてい
た回路を、予め動作させることができ、読み出し動作お
よび書き込み動作を高速に実行できる。すなわち、低消
費電力の特性を保持したまま、高速化を実現できる。
【０１３１】より具体的には、メモリ動作の最初に供給
されるアクティブコマンドACTとともに供給される行ア
ドレス信号RAD7-9に応じて、複数のメモリブロックMBLK
のいずれかを選択した。メモリ動作の早い時期にメモリ
ブロックMBLKを選択することで、その後の読み出しコマ
ンドRD（または書き込みコマンドWR）に応答して動作を
開始する回路を少なくできる。この結果、アクティブコ
マンドACTが供給されてから読み出し動作（または書き
込み動作）が完了するまでの時間を短縮できる。
されるアクティブコマンドACTとともに供給される行ア
ドレス信号RAD7-9に応じて、複数のメモリブロックMBLK
のいずれかを選択した。メモリ動作の早い時期にメモリ
ブロックMBLKを選択することで、その後の読み出しコマ
ンドRD（または書き込みコマンドWR）に応答して動作を
開始する回路を少なくできる。この結果、アクティブコ
マンドACTが供給されてから読み出し動作（または書き
込み動作）が完了するまでの時間を短縮できる。
【０１３２】アクティブコマンドACTとともに供給され
る行アドレス信号RAD10-11に応じて、セグメントＳ毎に
ビット線選択スイッチ９９ｅ、９９ｆを選択した。この
ため、メモリ動作の早い時期に、動作させないメモリブ
ロックMBLKのビット線BL、/BLとセンスアンプSAとの接
続を解除できる。この結果、最初のコマンドが供給され
てから読み出し動作および書き込み動作が完了するまで
の時間を短縮できる。また、ビット線BL、/BLとセンス
アンプSAとをセグメントＳ毎に接続するため、読み出し
動作および書き込み動作時に動作する回路を減らすこと
ができ、動作時の消費電力を削減できる。
る行アドレス信号RAD10-11に応じて、セグメントＳ毎に
ビット線選択スイッチ９９ｅ、９９ｆを選択した。この
ため、メモリ動作の早い時期に、動作させないメモリブ
ロックMBLKのビット線BL、/BLとセンスアンプSAとの接
続を解除できる。この結果、最初のコマンドが供給され
てから読み出し動作および書き込み動作が完了するまで
の時間を短縮できる。また、ビット線BL、/BLとセンス
アンプSAとをセグメントＳ毎に接続するため、読み出し
動作および書き込み動作時に動作する回路を減らすこと
ができ、動作時の消費電力を削減できる。
【０１３３】リフレッシュ動作時に、メモリブロックMB
LK内の全てのセグメントＳのビット線選択スイッチ９９
ｅ、９９ｆを同時に選択した。リフレッシュ時に動作さ
せるセグメントＳの数を、読み出し動作および書き込み
動作時に動作させるセグメントより増やすことで、全て
のメモリセルMCをリフレッシュするために必要なリフレ
ッシュ回数を減らすことができる。したがって、リフレ
ッシュ間隔を延ばすことができ、所定の期間内におい
て、読み出し動作および書き込み動作の比率を高くでき
る。すなわち、I/Oのバス占有率（データ転送レート）
を向上できる。
LK内の全てのセグメントＳのビット線選択スイッチ９９
ｅ、９９ｆを同時に選択した。リフレッシュ時に動作さ
せるセグメントＳの数を、読み出し動作および書き込み
動作時に動作させるセグメントより増やすことで、全て
のメモリセルMCをリフレッシュするために必要なリフレ
ッシュ回数を減らすことができる。したがって、リフレ
ッシュ間隔を延ばすことができ、所定の期間内におい
て、読み出し動作および書き込み動作の比率を高くでき
る。すなわち、I/Oのバス占有率（データ転送レート）
を向上できる。
【０１３４】また、リフレッシュ動作時に、アクティブ
コマンドACTに対応するリフレッシュアドレスREFADに応
じて、メインワード線MWLおよびサブワードSWL線を選択
した。読み出し動作時および書き込み動作時と異なり、
アクティブコマンドACTに応答してリフレッシュ動作を
開始できるため、リフレッシュ動作を読み出し動作およ
び書き込み動作に比べ高速に実行できる。したがって、
所定の期間内において、読み出し動作および書き込み動
作の比率を高くでき、I/Oのバス占有率（データ転送レ
ート）を向上できる。
コマンドACTに対応するリフレッシュアドレスREFADに応
じて、メインワード線MWLおよびサブワードSWL線を選択
した。読み出し動作時および書き込み動作時と異なり、
アクティブコマンドACTに応答してリフレッシュ動作を
開始できるため、リフレッシュ動作を読み出し動作およ
び書き込み動作に比べ高速に実行できる。したがって、
所定の期間内において、読み出し動作および書き込み動
作の比率を高くでき、I/Oのバス占有率（データ転送レ
ート）を向上できる。
【０１３５】図２２は、本発明の半導体メモリおよび半
導体メモリの制御方法の第７の実施形態を示している。
この実施形態は、請求項１、請求項２、請求項４ないし
請求項９、請求項１２、請求項１３に対応している。第
１および第６の実施形態で説明した回路・信号と同一の
回路・信号については、同一の符号を付け、これ等回路
・信号についての詳細な説明は省略する。
導体メモリの制御方法の第７の実施形態を示している。
この実施形態は、請求項１、請求項２、請求項４ないし
請求項９、請求項１２、請求項１３に対応している。第
１および第６の実施形態で説明した回路・信号と同一の
回路・信号については、同一の符号を付け、これ等回路
・信号についての詳細な説明は省略する。
【０１３６】図２２においては、メモリコアの記載を省
略している。半導体メモリは、SDRAMとして構成されて
おり、リフレッシュ動作が外部からのリフレッシュコマ
ンドに基づいて実行されることを除き、基本的な動作は
上述した第６の実施形態と同一である。SDRAMは、メモ
リコアの周辺部（チップの外周部または中央部）にレイ
アウトされる周辺回路とバンクBKとを有している。バン
クBK内のメモリコアは、図示を省略する。図中の一点鎖
線が、周辺回路とバンクBKとの境界を示している。
略している。半導体メモリは、SDRAMとして構成されて
おり、リフレッシュ動作が外部からのリフレッシュコマ
ンドに基づいて実行されることを除き、基本的な動作は
上述した第６の実施形態と同一である。SDRAMは、メモ
リコアの周辺部（チップの外周部または中央部）にレイ
アウトされる周辺回路とバンクBKとを有している。バン
クBK内のメモリコアは、図示を省略する。図中の一点鎖
線が、周辺回路とバンクBKとの境界を示している。
【０１３７】周辺回路は、リフレッシュカウンタ１４、
コマンドデコーダ１００、リフレッシュアドレスラッチ
１０２、RASジェネレータ１０４、CASジェネレータ１０
６、およびラッチ１０８を有している。コマンドデコー
ダ１００は、外部から供給されるコマンド信号CMDに応
じて、リフレッシュコマンド信号REF、アクティブコマ
ンド信号ACTV、プリチャージコマンド信号PRE、および
読み書きコマンド信号RWを生成する。リフレッシュアド
レスラッチ１０２は、リフレッシュコマンド信号REFに
応じて、フレッシュカウンタ１４からのリフレッシュア
ドレスをリフレッシュアドレス信号REFADとして出力す
る。
コマンドデコーダ１００、リフレッシュアドレスラッチ
１０２、RASジェネレータ１０４、CASジェネレータ１０
６、およびラッチ１０８を有している。コマンドデコー
ダ１００は、外部から供給されるコマンド信号CMDに応
じて、リフレッシュコマンド信号REF、アクティブコマ
ンド信号ACTV、プリチャージコマンド信号PRE、および
読み書きコマンド信号RWを生成する。リフレッシュアド
レスラッチ１０２は、リフレッシュコマンド信号REFに
応じて、フレッシュカウンタ１４からのリフレッシュア
ドレスをリフレッシュアドレス信号REFADとして出力す
る。
【０１３８】RASジェネレータ１０４は、アクティブコ
マンド信号ACTVに応じて、行アドレス信号RADに対応す
る回路を制御するタイミング信号RASZを出力する。CAS
ジェネレータ１０６は、読み出しコマンドRDおよび書き
込みコマンドWRに応じて、読み出し動作および書き込み
動作を制御する読み書きタイミング信号RWTを出力す
る。ラッチ１０８は、バンク信号BANKおよび読み書きタ
イミング信号RWTのアンド論理（動作制御信号RWC）に同
期して列アドレス信号CADを取り込む。
マンド信号ACTVに応じて、行アドレス信号RADに対応す
る回路を制御するタイミング信号RASZを出力する。CAS
ジェネレータ１０６は、読み出しコマンドRDおよび書き
込みコマンドWRに応じて、読み出し動作および書き込み
動作を制御する読み書きタイミング信号RWTを出力す
る。ラッチ１０８は、バンク信号BANKおよび読み書きタ
イミング信号RWTのアンド論理（動作制御信号RWC）に同
期して列アドレス信号CADを取り込む。
【０１３９】バンクBKは、BRASジェネレータ１１０、PR
Eジェネレータ１１２、タイミングジェネレータ１１
４、ラッチ１１６、１１８、１２０、ANDゲート１２
１、スイッチ１２２、行プリデコーダ１２４、スイッチ
１２６、SAジェネレータ１２８、行プリデコーダ１３
０、および列プリデコーダ１３２、１３４を有してい
る。ラッチ１１８およびANDゲート１２１は、アクティ
ブコマンドACT後の最初の読み出しコマンドRD（又は書
き込みコマンドWR）のみに応答して行プリデコーダ１３
０を活性化する活性化制御回路として動作する。
Eジェネレータ１１２、タイミングジェネレータ１１
４、ラッチ１１６、１１８、１２０、ANDゲート１２
１、スイッチ１２２、行プリデコーダ１２４、スイッチ
１２６、SAジェネレータ１２８、行プリデコーダ１３
０、および列プリデコーダ１３２、１３４を有してい
る。ラッチ１１８およびANDゲート１２１は、アクティ
ブコマンドACT後の最初の読み出しコマンドRD（又は書
き込みコマンドWR）のみに応答して行プリデコーダ１３
０を活性化する活性化制御回路として動作する。
【０１４０】BRASジェネレータ１１０は、リフレッシュ
コマンド信号REFおよび読み書きコマンド信号RWに応じ
て基準タイミング信号BRASZを活性化し、プリチャージ
コマンド信号PREに応じて基準タイミング信号BRASZを非
活性化する。PREジェネレータ１１２は、プリチャージ
コマンド信号PREに応じて、BRASジェネレータ１１０に
タイミング信号を出力する。
コマンド信号REFおよび読み書きコマンド信号RWに応じ
て基準タイミング信号BRASZを活性化し、プリチャージ
コマンド信号PREに応じて基準タイミング信号BRASZを非
活性化する。PREジェネレータ１１２は、プリチャージ
コマンド信号PREに応じて、BRASジェネレータ１１０に
タイミング信号を出力する。
【０１４１】タイミングジェネレータ１１４は、基準タ
イミング信号BRASZに応じてタイミング信号T1、T2、T
3、T4を生成する。ラッチ１１６は、バンク信号BANKお
よびアクティブコマンド信号ACTVのアンド論理（動作制
御信号ACTC）に同期して行アドレス信号RADを取り込
み、内部行アドレス信号IRADとして出力する。ラッチ１
１８は、バンク信号BANKおよび読み書きタイミング信号
RWTのアンド論理である動作制御信号RWCの立ち下がりエ
ッジに同期してタイミング信号T4を取り込み、相補のタ
イミング信号T5、/T5として出力し、基準タイミング信
号BRASZの低レベル時にリセットされる。ここで、基準
タイミング信号BRASZはアクティブコマンドACTの供給か
らプリチャージコマンドPRE（動作完了コマンド）の供
給まで活性化される。ラッチ１１８は、読み出しコマン
ドRD（または書き込みコマンドWR）が供給される毎に、
基準タイミング信号BRASZのレベルを取り込む。
イミング信号BRASZに応じてタイミング信号T1、T2、T
3、T4を生成する。ラッチ１１６は、バンク信号BANKお
よびアクティブコマンド信号ACTVのアンド論理（動作制
御信号ACTC）に同期して行アドレス信号RADを取り込
み、内部行アドレス信号IRADとして出力する。ラッチ１
１８は、バンク信号BANKおよび読み書きタイミング信号
RWTのアンド論理である動作制御信号RWCの立ち下がりエ
ッジに同期してタイミング信号T4を取り込み、相補のタ
イミング信号T5、/T5として出力し、基準タイミング信
号BRASZの低レベル時にリセットされる。ここで、基準
タイミング信号BRASZはアクティブコマンドACTの供給か
らプリチャージコマンドPRE（動作完了コマンド）の供
給まで活性化される。ラッチ１１８は、読み出しコマン
ドRD（または書き込みコマンドWR）が供給される毎に、
基準タイミング信号BRASZのレベルを取り込む。
【０１４２】ラッチ１２０は、タイミング信号T2の立ち
上がりエッジに同期して内部行アドレス信号IRADを取り
込み、スイッチ１２２に出力する。スイッチ１２２は、
タイミング信号T3の低レベル時および高レベル時に、そ
れぞれ内部行アドレス信号IRADおよびリフレッシュアド
レス信号を選択する。行プリデコーダ１２４は、スイッ
チ１２２から伝達されるアドレス信号をデコードし、メ
インワード線MWLを選択するためのデコード信号RAA0-
7、RAB0-7、RAC0-1、およびメモリブロックMBLKを選択
するためのデコード信号BRAA0-3、BRAB0-1を出力する。
デコード信号RAA0-7、RAB0-7、RAC0-1、およびBRAA0-
3、BRAB0-1は、それぞれ図１８に示した内部行アドレス
信号IRAD0-2、IRAD3-5、IRAD6、IRAD7-8、IRAD9から生
成される信号である。
上がりエッジに同期して内部行アドレス信号IRADを取り
込み、スイッチ１２２に出力する。スイッチ１２２は、
タイミング信号T3の低レベル時および高レベル時に、そ
れぞれ内部行アドレス信号IRADおよびリフレッシュアド
レス信号を選択する。行プリデコーダ１２４は、スイッ
チ１２２から伝達されるアドレス信号をデコードし、メ
インワード線MWLを選択するためのデコード信号RAA0-
7、RAB0-7、RAC0-1、およびメモリブロックMBLKを選択
するためのデコード信号BRAA0-3、BRAB0-1を出力する。
デコード信号RAA0-7、RAB0-7、RAC0-1、およびBRAA0-
3、BRAB0-1は、それぞれ図１８に示した内部行アドレス
信号IRAD0-2、IRAD3-5、IRAD6、IRAD7-8、IRAD9から生
成される信号である。
【０１４３】ラッチ１２６は、リフレッシュ動作時にタ
イミング信号T1を選択し、読み出し動作および書き込み
動作時にタイミング信号T5を選択する。SAジェネレータ
１２８は、スイッチ１２６の出力を受けて、センスアン
プSAの活性化信号PSA、NSAを生成する。ANDゲート１２
１は、タイミング信号/T5の高レベル時に、動作制御信
号RWCをサブワードラッチ信号SWLLとして出力する。す
なわち、動作制御信号RWCは、ラッチ１１８の出力（タ
イミング信号/T5）によりゲーティングされる。タイミ
ング信号/T5は、後述するように、アクティブコマンドA
CT供給後における最初の読み出しコマンドRD（または書
き込みコマンドWR）の供給時のみ高レベルを維持し、２
番目の読み出しコマンドRD（または書き込みコマンドW
R）の供給時には、低レベルに変化している。
イミング信号T1を選択し、読み出し動作および書き込み
動作時にタイミング信号T5を選択する。SAジェネレータ
１２８は、スイッチ１２６の出力を受けて、センスアン
プSAの活性化信号PSA、NSAを生成する。ANDゲート１２
１は、タイミング信号/T5の高レベル時に、動作制御信
号RWCをサブワードラッチ信号SWLLとして出力する。す
なわち、動作制御信号RWCは、ラッチ１１８の出力（タ
イミング信号/T5）によりゲーティングされる。タイミ
ング信号/T5は、後述するように、アクティブコマンドA
CT供給後における最初の読み出しコマンドRD（または書
き込みコマンドWR）の供給時のみ高レベルを維持し、２
番目の読み出しコマンドRD（または書き込みコマンドW
R）の供給時には、低レベルに変化している。
【０１４４】行プリデコーダ１３０は、ラッチ１３０ａ
およびスイッチ１３０ｂを有している。ラッチ１３０ａ
は、サブワードラッチ信号SWLLに同期して内部列アドレ
ス信号ICADを取り込む。スイッチ１３０ｂは、タイミン
グ信号T3の低レベル時に内部行アドレス信号IRADを選択
し、タイミング信号T3の高レベル時にリフレッシュアド
レス信号REFADを選択し、選択した信号を図示しないデ
コード回路でデコードし、デコード信号RAD0-7として出
力する。デコード信号RAD0-7は、図１８に示したICAD5-
7（読み出し動作時および書き込み動作時）またはIRAD9
-11（リフレッシュ動作時）から生成される信号であ
る。
およびスイッチ１３０ｂを有している。ラッチ１３０ａ
は、サブワードラッチ信号SWLLに同期して内部列アドレ
ス信号ICADを取り込む。スイッチ１３０ｂは、タイミン
グ信号T3の低レベル時に内部行アドレス信号IRADを選択
し、タイミング信号T3の高レベル時にリフレッシュアド
レス信号REFADを選択し、選択した信号を図示しないデ
コード回路でデコードし、デコード信号RAD0-7として出
力する。デコード信号RAD0-7は、図１８に示したICAD5-
7（読み出し動作時および書き込み動作時）またはIRAD9
-11（リフレッシュ動作時）から生成される信号であ
る。
【０１４５】列プリデコーダ１３２は、内部列アドレス
信号ICADをデコードし、デコード信号CAA0-3、CAB0-7を
出力する。デコード信号CAA0-3、CAB0-7は、それぞれ図
１８に示した内部列アドレスICAD0-1、ICAD3-6から生成
される信号である。列プリデコーダ１３４は、ラッチ１
３４ａおよびスイッチ１３４ｂを有している。ラッチ１
３４ａは、タイミング信号T2に同期して内部行アドレス
信号RADを取り込む。スイッチ１３４ｂは、リフレッシ
ュ動作時に低レベルを出力し、読み出し動作時および書
き込み動作時に内部行アドレス信号IRAD10-11を選択し
選択した信号を図示しないデコード回路でデコードし、
デコード信号BCAA0-3として出力する。
信号ICADをデコードし、デコード信号CAA0-3、CAB0-7を
出力する。デコード信号CAA0-3、CAB0-7は、それぞれ図
１８に示した内部列アドレスICAD0-1、ICAD3-6から生成
される信号である。列プリデコーダ１３４は、ラッチ１
３４ａおよびスイッチ１３４ｂを有している。ラッチ１
３４ａは、タイミング信号T2に同期して内部行アドレス
信号RADを取り込む。スイッチ１３４ｂは、リフレッシ
ュ動作時に低レベルを出力し、読み出し動作時および書
き込み動作時に内部行アドレス信号IRAD10-11を選択し
選択した信号を図示しないデコード回路でデコードし、
デコード信号BCAA0-3として出力する。
【０１４６】図２３は、上述したSDRAMの読み出し動作
を示している。この例では、上述した図２０と同様に、
アクティブコマンドACTの後、読み出しコマンドRD（ま
たは書き込みコマンドWR）が２回連続して要求され、さ
らにプリチャージコマンドPREが供給される。メインワ
ード線MWL、サブワード線SWL、ビット線トランスファ信
号MBT、SBT、およびビット線リセット信号MBRS、SRBSの
生成タイミングは、図２０と同じであるため、説明を省
略する。図２３では、メモリコアに供給されるデコード
信号の生成までを詳細に説明する。
を示している。この例では、上述した図２０と同様に、
アクティブコマンドACTの後、読み出しコマンドRD（ま
たは書き込みコマンドWR）が２回連続して要求され、さ
らにプリチャージコマンドPREが供給される。メインワ
ード線MWL、サブワード線SWL、ビット線トランスファ信
号MBT、SBT、およびビット線リセット信号MBRS、SRBSの
生成タイミングは、図２０と同じであるため、説明を省
略する。図２３では、メモリコアに供給されるデコード
信号の生成までを詳細に説明する。
【０１４７】まず、クロック信号CLKに同期してアクテ
ィブコマンドACTが供給される（図２３（ａ））。図２
２に示したコマンドデコーダ１００は、アクティブコマ
ンドACTに応じてアクティブコマンド信号ACTVを活性化
する（図２３（ｂ））。また、アクティブコマンド信号
ACTVの活性化により動作制御信号ACTCが活性化する（図
２３（ｃ））。図２２に示したラッチ１１６は、動作制
御信号ACTCに同期して行アドレス信号RAD(1)を取り込
み、内部行アドレス信号IRADとして出力する（図２３
（ｄ））。
ィブコマンドACTが供給される（図２３（ａ））。図２
２に示したコマンドデコーダ１００は、アクティブコマ
ンドACTに応じてアクティブコマンド信号ACTVを活性化
する（図２３（ｂ））。また、アクティブコマンド信号
ACTVの活性化により動作制御信号ACTCが活性化する（図
２３（ｃ））。図２２に示したラッチ１１６は、動作制
御信号ACTCに同期して行アドレス信号RAD(1)を取り込
み、内部行アドレス信号IRADとして出力する（図２３
（ｄ））。
【０１４８】BRASジェネレータ１１０は、アクティブコ
マンド信号ACTVに応答して基準タイミング信号BRASZを
活性化する（図２３（ｅ））。タイミングジェネレータ
１１４は、基準タイミング信号BRASZの立ち上がりエッ
ジに同期して、タイミング信号T2を活性化する（図２３
（ｆ））。ラッチ１１６は、タイミング信号T2の立ち上
がりエッジに同期して内部行アドレス信号IRAD0-11を取
り込む。スイッチ１２２は、低レベルのタイミング信号
T3を受け、内部行アドレス信号IRAD0-9を行プリデコー
ダ１２４に伝達する。行プリデコーダ１２４は、内部行
アドレス信号IRAD0-9をデコードし、各デコード信号RAA
0-7、RAB0-7、RAC0-7、BRAA0-3、BRAB0-1のいずれかを
出力する（図２３（ｇ））。デコード信号RAA0-7、RAB0
-7、RAC0-7、BRAA0-3、BRAB0-1の活性化により、第６の
実施形態と同様にメインワード線MWL、ビット線トラン
スファ信号MBTL、およびビット線リセット信号MBRSが選
択される。
マンド信号ACTVに応答して基準タイミング信号BRASZを
活性化する（図２３（ｅ））。タイミングジェネレータ
１１４は、基準タイミング信号BRASZの立ち上がりエッ
ジに同期して、タイミング信号T2を活性化する（図２３
（ｆ））。ラッチ１１６は、タイミング信号T2の立ち上
がりエッジに同期して内部行アドレス信号IRAD0-11を取
り込む。スイッチ１２２は、低レベルのタイミング信号
T3を受け、内部行アドレス信号IRAD0-9を行プリデコー
ダ１２４に伝達する。行プリデコーダ１２４は、内部行
アドレス信号IRAD0-9をデコードし、各デコード信号RAA
0-7、RAB0-7、RAC0-7、BRAA0-3、BRAB0-1のいずれかを
出力する（図２３（ｇ））。デコード信号RAA0-7、RAB0
-7、RAC0-7、BRAA0-3、BRAB0-1の活性化により、第６の
実施形態と同様にメインワード線MWL、ビット線トラン
スファ信号MBTL、およびビット線リセット信号MBRSが選
択される。
【０１４９】列プリデコーダ１３４は、タイミング信号
T2の立ち上がりエッジに同期して行アドレス信号IRAD10
-11を受け、受けた信号をデコードし、デコード信号BCA
A0-3のいずかを出力する（図２３（ｈ））。デコード信
号BCAA0-3の活性化により、第６の実施形態と同様にビ
ット線トランスファ信号SBTLおよびビット線リセット信
号SBRSが選択される。すなわち、アクティブコマンドAC
Tとともに供給される行アドレス信号RADにより、ビット
線BL、/BLのプリチャージが解除され、メモリブロックM
BLKとセンスアンプSAとが接続される。
T2の立ち上がりエッジに同期して行アドレス信号IRAD10
-11を受け、受けた信号をデコードし、デコード信号BCA
A0-3のいずかを出力する（図２３（ｈ））。デコード信
号BCAA0-3の活性化により、第６の実施形態と同様にビ
ット線トランスファ信号SBTLおよびビット線リセット信
号SBRSが選択される。すなわち、アクティブコマンドAC
Tとともに供給される行アドレス信号RADにより、ビット
線BL、/BLのプリチャージが解除され、メモリブロックM
BLKとセンスアンプSAとが接続される。
【０１５０】タイミングジェネレータ１１４は、基準タ
イミング信号BRASZの立ち上がりエッジから所定時間遅
れてタイミング信号T4を活性化する（図２３（ｉ））。
ラッチ１１８は、基準タイミング信号BRASZの高レベル
によりリセット状態が解除され、タイミング信号T5、/T
5をそれぞれ低レベル、高レベルにする（図２３
（ｊ））。
イミング信号BRASZの立ち上がりエッジから所定時間遅
れてタイミング信号T4を活性化する（図２３（ｉ））。
ラッチ１１８は、基準タイミング信号BRASZの高レベル
によりリセット状態が解除され、タイミング信号T5、/T
5をそれぞれ低レベル、高レベルにする（図２３
（ｊ））。
【０１５１】次のクロック信号CLKに同期して読み出し
コマンドRD（または書き込みコマンドWR）が供給される
（図２３（ｋ））。コマンドデコーダ１００は、読み出
しコマンドRDに応じて読み書きコマンド信号RWを活性化
する。CASジェネレータ１０６は、読み書きコマンド信
号RWに応答して読み書きタイミング信号RWTを活性化す
る。読み書きタイミング信号RWTの活性化により動作制
御信号RWCが所定の期間活性化される（図２３
（ｌ））。
コマンドRD（または書き込みコマンドWR）が供給される
（図２３（ｋ））。コマンドデコーダ１００は、読み出
しコマンドRDに応じて読み書きコマンド信号RWを活性化
する。CASジェネレータ１０６は、読み書きコマンド信
号RWに応答して読み書きタイミング信号RWTを活性化す
る。読み書きタイミング信号RWTの活性化により動作制
御信号RWCが所定の期間活性化される（図２３
（ｌ））。
【０１５２】ラッチ１０８は、動作制御信号RWCの立ち
上がりエッジに同期して列アドレス信号CADを取り込
み、内部列アドレス信号ICAD0-7として出力する（図示
せず）。タイミング信号/T5および動作制御信号RWCの高
レベルにより、サブワードラッチ信号SWLLが所定の期間
活性化される（図２３（ｍ））。行プリデコーダ１３０
は、サブワードラッチ信号SWLLの立ち上がりエッジに同
期して内部列アドレス信号ICAD5-7を取り込み、デコー
ド信号RADS0-7のいずれかを出力する（図２３
（ｎ））。デコード信号RADS0-7により、第６の実施形
態と同様にサブワード線SWLが選択される。すなわち、
読み出しコマンドRD（または書き込みコマンドWD）とと
もに供給される列アドレス信号CADにより、サブワード
線SWLが選択される。そして、メモリセルMCからセンス
アンプSAに読み出しデータが出力される。
上がりエッジに同期して列アドレス信号CADを取り込
み、内部列アドレス信号ICAD0-7として出力する（図示
せず）。タイミング信号/T5および動作制御信号RWCの高
レベルにより、サブワードラッチ信号SWLLが所定の期間
活性化される（図２３（ｍ））。行プリデコーダ１３０
は、サブワードラッチ信号SWLLの立ち上がりエッジに同
期して内部列アドレス信号ICAD5-7を取り込み、デコー
ド信号RADS0-7のいずれかを出力する（図２３
（ｎ））。デコード信号RADS0-7により、第６の実施形
態と同様にサブワード線SWLが選択される。すなわち、
読み出しコマンドRD（または書き込みコマンドWD）とと
もに供給される列アドレス信号CADにより、サブワード
線SWLが選択される。そして、メモリセルMCからセンス
アンプSAに読み出しデータが出力される。
【０１５３】ラッチ１１８は、動作制御信号RWCの立ち
下がりエッジに同期して、タイミング信号T4の高レベル
を取り込み、タイミング信号T5、/T5をそれぞれ高レベ
ル、低レベルにする（図２３（ｏ））。タイミング信号
T4は、アクティブ期間中高レベルを維持する。このた
め、タイミング信号/T5は、基準タイミング信号BRASZが
低レベルに変化するまで、低レベルを維持する。また、
動作制御信号RWCの低レベルにより、サブワードラッチ
信号SWLLは低レベルに変化する（図２３（ｐ））。スイ
ッチ１２６は、高レベルのタイミング信号T5をLEジェネ
レータ１２８に伝達する。LEジェネレータ１２８は、高
レベルのタイミング信号T5を受け、活性化信号PSA、NSA
を活性化する（図２３（ｑ））。そして、センスアンプ
SAが動作し、ビット線BL（または/BL）上の読み出しデ
ータを増幅する。列プリデコーダ１３２は、内部列アド
レス信号ICAD0-4を受け、各デコード信号CAA0-3、CAB0-
7のいずれかを出力する（図示せず）。そして、読み出
しデータが出力される。
下がりエッジに同期して、タイミング信号T4の高レベル
を取り込み、タイミング信号T5、/T5をそれぞれ高レベ
ル、低レベルにする（図２３（ｏ））。タイミング信号
T4は、アクティブ期間中高レベルを維持する。このた
め、タイミング信号/T5は、基準タイミング信号BRASZが
低レベルに変化するまで、低レベルを維持する。また、
動作制御信号RWCの低レベルにより、サブワードラッチ
信号SWLLは低レベルに変化する（図２３（ｐ））。スイ
ッチ１２６は、高レベルのタイミング信号T5をLEジェネ
レータ１２８に伝達する。LEジェネレータ１２８は、高
レベルのタイミング信号T5を受け、活性化信号PSA、NSA
を活性化する（図２３（ｑ））。そして、センスアンプ
SAが動作し、ビット線BL（または/BL）上の読み出しデ
ータを増幅する。列プリデコーダ１３２は、内部列アド
レス信号ICAD0-4を受け、各デコード信号CAA0-3、CAB0-
7のいずれかを出力する（図示せず）。そして、読み出
しデータが出力される。
【０１５４】次のクロック信号CLKに同期して読み出し
コマンドRD（または書き込みコマンドWR）が供給される
（図２３（ｒ））。コマンドデコーダ１００は、読み出
しコマンドRDに応じて読み書きコマンド信号RWを活性化
する。CASジェネレータ１０６は、読み書きコマンド信
号RWに応答して読み書きタイミング信号RWTを活性化す
る。読み書きタイミング信号RWTの活性化により動作制
御信号RWCが所定の期間活性化される（図２３
（ｓ））。ラッチ１０８は、動作制御信号RWCの立ち上
がりエッジに同期して列アドレス信号CADを取り込み、
内部列アドレス信号ICAD0-7として出力する（図示せ
ず）。
コマンドRD（または書き込みコマンドWR）が供給される
（図２３（ｒ））。コマンドデコーダ１００は、読み出
しコマンドRDに応じて読み書きコマンド信号RWを活性化
する。CASジェネレータ１０６は、読み書きコマンド信
号RWに応答して読み書きタイミング信号RWTを活性化す
る。読み書きタイミング信号RWTの活性化により動作制
御信号RWCが所定の期間活性化される（図２３
（ｓ））。ラッチ１０８は、動作制御信号RWCの立ち上
がりエッジに同期して列アドレス信号CADを取り込み、
内部列アドレス信号ICAD0-7として出力する（図示せ
ず）。
【０１５５】サブワードラッチ信号SWLLは、タイミング
信号T5が低レベルのため、動作制御信号RWCの活性化を
受けても活性化されない。このため行プリデコーダ１３
０は動作しない。したがって、サブワード線SWLは、ア
クティブコマンドACTの次に供給された読み出しコマン
ドRD（または書き込みコマンドWR）によってのみ選択さ
れる。
信号T5が低レベルのため、動作制御信号RWCの活性化を
受けても活性化されない。このため行プリデコーダ１３
０は動作しない。したがって、サブワード線SWLは、ア
クティブコマンドACTの次に供給された読み出しコマン
ドRD（または書き込みコマンドWR）によってのみ選択さ
れる。
【０１５６】次のクロック信号CLKに同期してプリチャ
ージコマンドPREが供給され、基準タイミング信号BRASZ
が低レベルに変化する（図２３（ｔ））。ラッチ１１８
は、低レベルの基準タイミング信号BRASZによりリセッ
トされ、タイミング信号T5、/T5をともに低レベルにす
る（図２３（ｕ））。そして、デコード信号RAA、RAB、
RAC、BRAA、BRAB、RADS、CAA、CAB、BCAAおよび活性化
信号PSA、NSAが非活性化され、メモリブロックMBLKがア
イドル状態になる。
ージコマンドPREが供給され、基準タイミング信号BRASZ
が低レベルに変化する（図２３（ｔ））。ラッチ１１８
は、低レベルの基準タイミング信号BRASZによりリセッ
トされ、タイミング信号T5、/T5をともに低レベルにす
る（図２３（ｕ））。そして、デコード信号RAA、RAB、
RAC、BRAA、BRAB、RADS、CAA、CAB、BCAAおよび活性化
信号PSA、NSAが非活性化され、メモリブロックMBLKがア
イドル状態になる。
【０１５７】なお、図２３には示していないが、リフレ
ッシュ動作時には、タイミングジェネレータ１１４は、
タイミング信号T1、T3を活性化する。スイッチ１２２、
１２６、１３０ｂ、１３４ｂは、タイミング信号T3の活
性化に応じて、それぞれリフレッシュアドレスREFAD0-
8、タイミング信号T1、リフレッシュアドレスREFAD9-1
1、接地電圧を選択する。そして、リフレッシュ動作が
実行される。
ッシュ動作時には、タイミングジェネレータ１１４は、
タイミング信号T1、T3を活性化する。スイッチ１２２、
１２６、１３０ｂ、１３４ｂは、タイミング信号T3の活
性化に応じて、それぞれリフレッシュアドレスREFAD0-
8、タイミング信号T1、リフレッシュアドレスREFAD9-1
1、接地電圧を選択する。そして、リフレッシュ動作が
実行される。
【０１５８】以上、この実施形態においても、上述した
第1および第6の実施形態と同様の効果を得ることができ
る。さらに、この実施形態では、サブワード線SWLを選
択するためのデコード信号RADSを生成する行プリデコー
ダ１３０を、アクティブコマンドACT後の最初の読み出
しコマンドRD（または書き込みコマンドWR）のみ動作さ
せた。２回目以降の読み出し動作RD（または書き込みコ
マンドWR）とともに供給される列アドレス信号CADのう
ち、サブワード線SWLを選択するための列アドレス信号C
AD5-7は無視される。このため、ワード線の多重選択等
のSDRAMの誤動作を確実に防止できる。行プリデコーダ
１３０は、以降の読み出しコマンドRD（または書き込み
コマンドWR）に応答して動作しないため、消費電力を削
減できる。
第1および第6の実施形態と同様の効果を得ることができ
る。さらに、この実施形態では、サブワード線SWLを選
択するためのデコード信号RADSを生成する行プリデコー
ダ１３０を、アクティブコマンドACT後の最初の読み出
しコマンドRD（または書き込みコマンドWR）のみ動作さ
せた。２回目以降の読み出し動作RD（または書き込みコ
マンドWR）とともに供給される列アドレス信号CADのう
ち、サブワード線SWLを選択するための列アドレス信号C
AD5-7は無視される。このため、ワード線の多重選択等
のSDRAMの誤動作を確実に防止できる。行プリデコーダ
１３０は、以降の読み出しコマンドRD（または書き込み
コマンドWR）に応答して動作しないため、消費電力を削
減できる。
【０１５９】なお、上述した第１の実施形態では、サブ
ワード線SWLを読み出しコマンドRDが供給される毎に活
性化し、メインワード線MWLをプリチャージコマンドPRE
が供給されるまで、活性化し続けた例について述べた。
本発明はかかる実施形態に限定されるものではない。例
えば、メインワード線MWL、サブワード線SWLともに、プ
リチャージコマンドPREが供給されるまで活性化し続け
てもよい。サブワード線SWLを非活性化することなくペ
ージ動作を行うことで、動作時の消費電力をさらに低減
できる。
ワード線SWLを読み出しコマンドRDが供給される毎に活
性化し、メインワード線MWLをプリチャージコマンドPRE
が供給されるまで、活性化し続けた例について述べた。
本発明はかかる実施形態に限定されるものではない。例
えば、メインワード線MWL、サブワード線SWLともに、プ
リチャージコマンドPREが供給されるまで活性化し続け
てもよい。サブワード線SWLを非活性化することなくペ
ージ動作を行うことで、動作時の消費電力をさらに低減
できる。
【０１６０】上述した実施形態では、読み出し動作にお
ける動作タイミングについて述べた。本発明はかかる実
施形態に限定されるものではない。例えば、書き込み動
作についても、読み出し動作と同様のタイミングで実行
できる。上述した実施形態では、読み出し動作が実行さ
れていない期間を利用してリフレッシュ動作を実行した
例について述べた。本発明はかかる実施形態に限定され
るものではない。例えば、この期間を利用して、チップ
内部のセルフテスト等を実行してもよい。セルフテスト
の結果に基づいて、制御信号のタイミングを調整し、ま
たは制御電圧を調整することで、電圧変化、温度変化に
応じて最適なタイミングで半導体メモリを動作できる。
ける動作タイミングについて述べた。本発明はかかる実
施形態に限定されるものではない。例えば、書き込み動
作についても、読み出し動作と同様のタイミングで実行
できる。上述した実施形態では、読み出し動作が実行さ
れていない期間を利用してリフレッシュ動作を実行した
例について述べた。本発明はかかる実施形態に限定され
るものではない。例えば、この期間を利用して、チップ
内部のセルフテスト等を実行してもよい。セルフテスト
の結果に基づいて、制御信号のタイミングを調整し、ま
たは制御電圧を調整することで、電圧変化、温度変化に
応じて最適なタイミングで半導体メモリを動作できる。
【０１６１】上述した実施形態では、本発明をSDRAMに
適用した例について述べた。これに限定されず、本発明
をDRAM、SRAM等の半導体メモリに適用してもよい。ある
いは、DRAMのメモリコアを内蔵したシステムLSIに適用
してもよい。以上の実施形態において説明した発明を整
理して、付記として開示する。 （付記１） 複数のコマンドを順次受け、これ等コマン
ドの組み合わせに応じて、メモリセルにデータを読み書
きするメモリ動作を実行する半導体メモリであって、前
記メモリセルの選択スイッチを制御するワード線は、２
番目またはそれ以降の前記コマンドを受けた後に活性化
されることを特徴とする半導体メモリ。
適用した例について述べた。これに限定されず、本発明
をDRAM、SRAM等の半導体メモリに適用してもよい。ある
いは、DRAMのメモリコアを内蔵したシステムLSIに適用
してもよい。以上の実施形態において説明した発明を整
理して、付記として開示する。 （付記１） 複数のコマンドを順次受け、これ等コマン
ドの組み合わせに応じて、メモリセルにデータを読み書
きするメモリ動作を実行する半導体メモリであって、前
記メモリセルの選択スイッチを制御するワード線は、２
番目またはそれ以降の前記コマンドを受けた後に活性化
されることを特徴とする半導体メモリ。
【０１６２】（付記２） 付記１記載の半導体メモリに
おいて、前記メモリセルを特定するためのアドレス信号
を前記コマンドとともに受け、前記ワード線は、最初の
前記コマンドとともに供給される前記アドレス信号と、
２番目またはそれ以降の前記コマンドとともに供給され
る前記アドレス信号の一部とに基づいて活性化されるこ
とを特徴とする半導体メモリ。
おいて、前記メモリセルを特定するためのアドレス信号
を前記コマンドとともに受け、前記ワード線は、最初の
前記コマンドとともに供給される前記アドレス信号と、
２番目またはそれ以降の前記コマンドとともに供給され
る前記アドレス信号の一部とに基づいて活性化されるこ
とを特徴とする半導体メモリ。
【０１６３】（付記３） 付記１記載の半導体メモリに
おいて、前記ワード線は、メインワード線と、該メイン
ワード線から分岐し前記メモリセルの前記選択スイッチ
に接続された複数のサブワード線とを有し、前記メイン
ワード線は、複数回の前記メモリ動作の間活性化され、
前記サブワード線は、１回の前記メモリ動作毎に活性化
されていることを特徴とする半導体メモリ。
おいて、前記ワード線は、メインワード線と、該メイン
ワード線から分岐し前記メモリセルの前記選択スイッチ
に接続された複数のサブワード線とを有し、前記メイン
ワード線は、複数回の前記メモリ動作の間活性化され、
前記サブワード線は、１回の前記メモリ動作毎に活性化
されていることを特徴とする半導体メモリ。
【０１６４】（付記４） 付記１記載の半導体メモリに
おいて、前記ワード線は、メインワード線と、該メイン
ワード線から分岐し、前記メモリセルの前記選択スイッ
チに接続された複数のサブワード線とを有し、前記メイ
ンワード線および前記サブワード線は、複数回の前記メ
モリ動作の間活性化されていることを特徴とする半導体
メモリ。
おいて、前記ワード線は、メインワード線と、該メイン
ワード線から分岐し、前記メモリセルの前記選択スイッ
チに接続された複数のサブワード線とを有し、前記メイ
ンワード線および前記サブワード線は、複数回の前記メ
モリ動作の間活性化されていることを特徴とする半導体
メモリ。
【０１６５】（付記５） 付記１記載の半導体メモリに
おいて、前記ワード線は、メインワード線と、該メイン
ワード線から分岐し前記メモリセルの前記選択スイッチ
に接続された複数のサブワード線とを有し、読み出し動
作および書き込み動作時に、前記メインワード線は、最
初の前記コマンドとともに供給される前記アドレス信号
に応じて活性化され、前記サブワード線は、２番目また
はそれ以降の前記コマンドとともに供給される前記アド
レス信号に応じて活性化されることを特徴とする半導体
メモリ。
おいて、前記ワード線は、メインワード線と、該メイン
ワード線から分岐し前記メモリセルの前記選択スイッチ
に接続された複数のサブワード線とを有し、読み出し動
作および書き込み動作時に、前記メインワード線は、最
初の前記コマンドとともに供給される前記アドレス信号
に応じて活性化され、前記サブワード線は、２番目また
はそれ以降の前記コマンドとともに供給される前記アド
レス信号に応じて活性化されることを特徴とする半導体
メモリ。
【０１６６】（付記６） 付記５記載の半導体メモリに
おいて、前記サブワード線に接続された複数の前記メモ
リセルにそれぞれ接続された複数のビット線と、前記ビ
ット線を所定の電圧に設定するプリチャージ回路とを備
え、前記プリチャージ回路は、最初の前記コマンドとと
もに供給される前記アドレス信号に応じて、前記ビット
線の一部のプリチャージ動作を解除することを特徴とす
る半導体メモリ。
おいて、前記サブワード線に接続された複数の前記メモ
リセルにそれぞれ接続された複数のビット線と、前記ビ
ット線を所定の電圧に設定するプリチャージ回路とを備
え、前記プリチャージ回路は、最初の前記コマンドとと
もに供給される前記アドレス信号に応じて、前記ビット
線の一部のプリチャージ動作を解除することを特徴とす
る半導体メモリ。
【０１６７】（付記７） 付記６記載の半導体メモリに
おいて、前記メモリセルを有する複数のメモリブロック
を備え、前記メモリブロックは、複数のセグメントで構
成され、前記プリチャージ回路は、前記セグメント毎に
前記ビット線のプリチャージ動作を解除することを特徴
とする半導体メモリ。
おいて、前記メモリセルを有する複数のメモリブロック
を備え、前記メモリブロックは、複数のセグメントで構
成され、前記プリチャージ回路は、前記セグメント毎に
前記ビット線のプリチャージ動作を解除することを特徴
とする半導体メモリ。
【０１６８】（付記８） 付記５記載の半導体メモリに
おいて、前記メモリセルを有する複数のメモリブロック
を備え、前記メモリブロックのいずれかが、最初の前記
コマンドとともに供給される前記アドレス信号に応じて
選択されることを特徴とする半導体メモリ。 （付記９） 付記８記載の半導体メモリにおいて、前記
サブワード線に接続された複数の前記メモリセルにそれ
ぞれ接続された複数のビット線と、一対の前記メモリブ
ロックに共通に形成され、これ等メモリブロック内の前
記ビット線上のデータを増幅する複数のセンスアンプと
前記各メモリブロックの前記ビット線と前記センスアン
プとをそれぞれ接続する複数のビット線選択スイッチと
を備え、前記メモリブロックは、複数のセグメントで構
成され、前記ビット線選択スイッチは、最初の前記コマ
ンドとともに供給される前記アドレス信号に応じて、前
記セグメント毎に選択されることを特徴とする半導体メ
モリ。
おいて、前記メモリセルを有する複数のメモリブロック
を備え、前記メモリブロックのいずれかが、最初の前記
コマンドとともに供給される前記アドレス信号に応じて
選択されることを特徴とする半導体メモリ。 （付記９） 付記８記載の半導体メモリにおいて、前記
サブワード線に接続された複数の前記メモリセルにそれ
ぞれ接続された複数のビット線と、一対の前記メモリブ
ロックに共通に形成され、これ等メモリブロック内の前
記ビット線上のデータを増幅する複数のセンスアンプと
前記各メモリブロックの前記ビット線と前記センスアン
プとをそれぞれ接続する複数のビット線選択スイッチと
を備え、前記メモリブロックは、複数のセグメントで構
成され、前記ビット線選択スイッチは、最初の前記コマ
ンドとともに供給される前記アドレス信号に応じて、前
記セグメント毎に選択されることを特徴とする半導体メ
モリ。
【０１６９】（付記１０） 付記９記載の半導体メモリ
において、前記メモリセルは、揮発性であり、前記メモ
リセルに保持されているデータを再書き込みするリフレ
ッシュ動作は、複数のセグメントの前記ビット線選択ス
イッチを同時に選択して実行されることを特徴とする半
導体メモリ。
において、前記メモリセルは、揮発性であり、前記メモ
リセルに保持されているデータを再書き込みするリフレ
ッシュ動作は、複数のセグメントの前記ビット線選択ス
イッチを同時に選択して実行されることを特徴とする半
導体メモリ。
【０１７０】（付記１１） 付記５記載の半導体メモリ
において、前記アドレス信号に応じて前記サブワード線
を選択するためのデコード信号を生成するデコーダと、
前記２番目のコマンドのみに応答して前記デコーダを活
性化し、３番目以降のコマンドには応答しない活性化制
御回路とを備えていることを特徴とする半導体メモリ。
において、前記アドレス信号に応じて前記サブワード線
を選択するためのデコード信号を生成するデコーダと、
前記２番目のコマンドのみに応答して前記デコーダを活
性化し、３番目以降のコマンドには応答しない活性化制
御回路とを備えていることを特徴とする半導体メモリ。
【０１７１】（付記１２） 付記１１記載の半導体メモ
リにおいて、前記活性化制御回路は、前記最初のコマン
ドの供給から動作完了コマンドの供給まで活性化される
基準タイミング信号のレベルを、２番目以降の前記コマ
ンドに同期して取り込むラッチと、２番目以降の前記コ
マンドに応答して活性化される動作制御信号を、前記ラ
ッチの出力でゲーティングする論理ゲートとを備えてい
ることを特徴とする半導体メモリ。
リにおいて、前記活性化制御回路は、前記最初のコマン
ドの供給から動作完了コマンドの供給まで活性化される
基準タイミング信号のレベルを、２番目以降の前記コマ
ンドに同期して取り込むラッチと、２番目以降の前記コ
マンドに応答して活性化される動作制御信号を、前記ラ
ッチの出力でゲーティングする論理ゲートとを備えてい
ることを特徴とする半導体メモリ。
【０１７２】（付記１３） 付記５記載の半導体メモリ
において、前記メモリセルは、揮発性であり、前記メモ
リセルに保持されているデータを再書き込みするリフレ
ッシュ動作時に、前記メインワード線および前記サブワ
ード線は、最初の前記コマンドに対応する前記アドレス
信号に応じて選択されることを特徴とする半導体メモ
リ。
において、前記メモリセルは、揮発性であり、前記メモ
リセルに保持されているデータを再書き込みするリフレ
ッシュ動作時に、前記メインワード線および前記サブワ
ード線は、最初の前記コマンドに対応する前記アドレス
信号に応じて選択されることを特徴とする半導体メモ
リ。
【０１７３】（付記１４） 付記１記載の半導体メモリ
において、前記メモリセルをリフレッシュするためのリ
フレッシュ要求を所定の間隔で発生するリフレッシュ発
生回路と、前記リフレッシュ要求を保持するバッファ
と、前記メモリ動作が実行されていないときに、前記バ
ッファに保持された前記リフレッシュ要求に基づいてリ
フレッシュ動作を実行するリフレッシュ制御回路とを備
えていることを特徴とする半導体メモリ。
において、前記メモリセルをリフレッシュするためのリ
フレッシュ要求を所定の間隔で発生するリフレッシュ発
生回路と、前記リフレッシュ要求を保持するバッファ
と、前記メモリ動作が実行されていないときに、前記バ
ッファに保持された前記リフレッシュ要求に基づいてリ
フレッシュ動作を実行するリフレッシュ制御回路とを備
えていることを特徴とする半導体メモリ。
【０１７４】（付記１５） 付記１４記載の半導体メモ
リにおいて、前記リフレッシュ要求を交互に保持する複
数の前記バッファを備えていることを特徴とする半導体
メモリ。 （付記１６） 付記１４記載の半導体メモリにおいて、
前記コマンドは、クロック信号に同期して供給され、前
記リフレッシュ制御回路は、前記メモリ動作が実行され
ていないときに供給される前記クロック信号に同期して
リフレッシュ動作を実行することを特徴とする半導体メ
モリ。
リにおいて、前記リフレッシュ要求を交互に保持する複
数の前記バッファを備えていることを特徴とする半導体
メモリ。 （付記１６） 付記１４記載の半導体メモリにおいて、
前記コマンドは、クロック信号に同期して供給され、前
記リフレッシュ制御回路は、前記メモリ動作が実行され
ていないときに供給される前記クロック信号に同期して
リフレッシュ動作を実行することを特徴とする半導体メ
モリ。
【０１７５】（付記１７） 付記１６記載の半導体メモ
リにおいて、前記リフレッシュ要求を交互に保持する複
数の前記バッファを備えていることを特徴とする半導体
メモリ。 （付記１８） 付記１記載の半導体メモリにおいて、外
部クロックを受信し、内部回路の同期信号である内部ク
ロックを生成するクロック発生回路と、前記外部クロッ
クに同期して、信号を入出力する入出力インタフェース
回路とを備え、読み出し動作および書き込み動作は、前
記外部クロックおよび内部クロックに同期して実行され
ることを特徴とする半導体メモリ。
リにおいて、前記リフレッシュ要求を交互に保持する複
数の前記バッファを備えていることを特徴とする半導体
メモリ。 （付記１８） 付記１記載の半導体メモリにおいて、外
部クロックを受信し、内部回路の同期信号である内部ク
ロックを生成するクロック発生回路と、前記外部クロッ
クに同期して、信号を入出力する入出力インタフェース
回路とを備え、読み出し動作および書き込み動作は、前
記外部クロックおよび内部クロックに同期して実行され
ることを特徴とする半導体メモリ。
【０１７６】（付記１９） 複数のコマンドを順次受
け、これ等コマンドの組み合わせに応じて、メモリセル
にデータを読み書きするメモリ動作を実行する半導体メ
モリの制御方法であって、前記メモリセルの選択スイッ
チを制御するワード線を、２番目またはそれ以降の前記
コマンドを受けた後に活性化することを特徴とする半導
体メモリの制御方法。
け、これ等コマンドの組み合わせに応じて、メモリセル
にデータを読み書きするメモリ動作を実行する半導体メ
モリの制御方法であって、前記メモリセルの選択スイッ
チを制御するワード線を、２番目またはそれ以降の前記
コマンドを受けた後に活性化することを特徴とする半導
体メモリの制御方法。
【０１７７】（付記２０） 付記１９記載の半導体メモ
リの制御方法において、前記メモリセルを特定するため
のアドレス信号を前記コマンドとともに受け、前記ワー
ド線を、最初の前記コマンドとともに供給される前記ア
ドレス信号と、２番目またはそれ以降の前記コマンドと
ともに供給される前記アドレス信号の一部とに基づいて
活性化することを特徴とする半導体メモリの制御方法。
リの制御方法において、前記メモリセルを特定するため
のアドレス信号を前記コマンドとともに受け、前記ワー
ド線を、最初の前記コマンドとともに供給される前記ア
ドレス信号と、２番目またはそれ以降の前記コマンドと
ともに供給される前記アドレス信号の一部とに基づいて
活性化することを特徴とする半導体メモリの制御方法。
【０１７８】付記４の半導体メモリでは、ワード線は、
メインワード線と、このメインワード線から分岐し、メ
モリセルの選択スイッチに接続された複数のサブワード
線とを有している。メインワード線およびサブワード線
は、複数回のメモリ動作の間活性化されている。サブワ
ード線を非活性化することなくページ動作を行うこと
で、サブワード線の制御回路の消費電力を小さくでき
る。すなわち、動作時の消費電力をさらに低減できる。
メインワード線と、このメインワード線から分岐し、メ
モリセルの選択スイッチに接続された複数のサブワード
線とを有している。メインワード線およびサブワード線
は、複数回のメモリ動作の間活性化されている。サブワ
ード線を非活性化することなくページ動作を行うこと
で、サブワード線の制御回路の消費電力を小さくでき
る。すなわち、動作時の消費電力をさらに低減できる。
【０１７９】付記６の半導体メモリでは、複数のビット
線は、サブワード線に接続された複数のメモリセルにそ
れぞれ接続されている。ビット線を所定の電圧に設定す
るプリチャージ回路は、最初のコマンドとともに供給さ
れるアドレス信号に応じて、ビット線の一部のプリチャ
ージ動作を解除する。このため、メモリ動作の早い時期
に、プリチャージ動作を解除することで、最初のコマン
ドが供給されてから読み出し動作および書き込み動作が
完了するまでの時間を短縮できる。
線は、サブワード線に接続された複数のメモリセルにそ
れぞれ接続されている。ビット線を所定の電圧に設定す
るプリチャージ回路は、最初のコマンドとともに供給さ
れるアドレス信号に応じて、ビット線の一部のプリチャ
ージ動作を解除する。このため、メモリ動作の早い時期
に、プリチャージ動作を解除することで、最初のコマン
ドが供給されてから読み出し動作および書き込み動作が
完了するまでの時間を短縮できる。
【０１８０】付記７の半導体メモリでは、メモリセルを
有する複数のメモリブロックは、複数のセグメントで構
成されている。プリチャージ回路は、セグメント毎にビ
ット線のプリチャージ動作を解除する。このため、読み
出し動作および書き込み動作時に動作する回路を減らす
ことができ、動作時の消費電力を削減できる。付記１６
の半導体メモリでは、コマンドは、クロック信号に同期
して供給される。リフレッシュ制御回路は、メモリ動作
が実行されていないときに供給されるクロック信号に同
期してリフレッシュ動作を実行する。このため、リフレ
ッシュの制御に必要な回路のタイミング設計が容易にな
る。
有する複数のメモリブロックは、複数のセグメントで構
成されている。プリチャージ回路は、セグメント毎にビ
ット線のプリチャージ動作を解除する。このため、読み
出し動作および書き込み動作時に動作する回路を減らす
ことができ、動作時の消費電力を削減できる。付記１６
の半導体メモリでは、コマンドは、クロック信号に同期
して供給される。リフレッシュ制御回路は、メモリ動作
が実行されていないときに供給されるクロック信号に同
期してリフレッシュ動作を実行する。このため、リフレ
ッシュの制御に必要な回路のタイミング設計が容易にな
る。
【０１８１】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【０１８２】
【発明の効果】請求項１の半導体メモリおよび請求項１
２の半導体メモリの制御方法では、動作時の消費電力を
比べ低減できる。ワード線が活性化するまでの期間を利
用して、外部から認識されることなく内部回路を動作で
きる。請求項２の半導体メモリおよび請求項１３の半導
体メモリの制御方法では、同時に活性化されるワード線
の数を少なくできるため、メモリ動作のために動作する
回路の規模を小さくでき、消費電力を小さくできる。
２の半導体メモリの制御方法では、動作時の消費電力を
比べ低減できる。ワード線が活性化するまでの期間を利
用して、外部から認識されることなく内部回路を動作で
きる。請求項２の半導体メモリおよび請求項１３の半導
体メモリの制御方法では、同時に活性化されるワード線
の数を少なくできるため、メモリ動作のために動作する
回路の規模を小さくでき、消費電力を小さくできる。
【０１８３】請求項３の半導体メモリでは、広いメモリ
領域でページ動作を実行できる。請求項４の半導体メモ
リでは、ページ動作を高速に実行できる。メモリセル等
を救済する冗長回路を有する場合、救済判定を高速に実
行できる。請求項５および請求項６の半導体メモリで
は、最初のコマンドが供給されてから読み出し動作およ
び書き込み動作が完了するまでの時間を短縮できる。
領域でページ動作を実行できる。請求項４の半導体メモ
リでは、ページ動作を高速に実行できる。メモリセル等
を救済する冗長回路を有する場合、救済判定を高速に実
行できる。請求項５および請求項６の半導体メモリで
は、最初のコマンドが供給されてから読み出し動作およ
び書き込み動作が完了するまでの時間を短縮できる。
【０１８４】請求項７の半導体メモリでは、リフレッシ
ュ間隔を延ばすことで、所定の期間内において、読み出
し動作および書き込み動作の比率を高くできる。すなわ
ち、I/Oのバス占有率（データ転送レート）を向上でき
る。請求項８の半導体メモリでは、ワード線の多重選択
等の半導体メモリの誤動作を確実に防止できる。デコー
ダは、３番目以降のコマンドに応答して動作しないた
め、消費電力を削減できる。
ュ間隔を延ばすことで、所定の期間内において、読み出
し動作および書き込み動作の比率を高くできる。すなわ
ち、I/Oのバス占有率（データ転送レート）を向上でき
る。請求項８の半導体メモリでは、ワード線の多重選択
等の半導体メモリの誤動作を確実に防止できる。デコー
ダは、３番目以降のコマンドに応答して動作しないた
め、消費電力を削減できる。
【０１８５】請求項９の半導体メモリでは、リフレッシ
ュ動作を読み出し動作および書き込み動作に比べ高速に
実行できため、所定の期間内において、読み出し動作お
よび書き込み動作の比率を高くでき、I/Oのバス占有率
（データ転送レート）を向上できる。請求項１０の半導
体メモリでは、メモリセルのリフレッシュを、外部から
認識されることなく内部で自動的に実行できる。
ュ動作を読み出し動作および書き込み動作に比べ高速に
実行できため、所定の期間内において、読み出し動作お
よび書き込み動作の比率を高くでき、I/Oのバス占有率
（データ転送レート）を向上できる。請求項１０の半導
体メモリでは、メモリセルのリフレッシュを、外部から
認識されることなく内部で自動的に実行できる。
【０１８６】請求項１１の半導体メモリでは、バッファ
の数だけリフレッシュ要求を保持できるため、ページ動
作の最大回数を増やすことができる。
の数だけリフレッシュ要求を保持できるため、ページ動
作の最大回数を増やすことができる。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】第１の実施形態における読み出し動作を示すタ
イミング図である。
イミング図である。
【図３】第１の実施形態における読み出し動作を示す別
のタイミング図である。
のタイミング図である。
【図４】本発明の第２の実施形態におけるリフレッシュ
制御回路を示す回路図である。
制御回路を示す回路図である。
【図５】第２の実施形態における読み出し動作を示すタ
イミング図である。
イミング図である。
【図６】第２の実施形態における読み出し動作を示す別
のタイミング図である。
のタイミング図である。
【図７】本発明の第３の実施形態におけるリフレッシュ
制御回路を示す回路図である。
制御回路を示す回路図である。
【図８】第３の実施形態における読み出し動作を示すタ
イミング図である。
イミング図である。
【図９】第３の実施形態における読み出し動作を示す別
のタイミング図である。
のタイミング図である。
【図１０】第３の実施形態における読み出し動作を示す
別のタイミング図である。
別のタイミング図である。
【図１１】本発明の第４の実施形態におけるリフレッシ
ュ制御回路を示す回路図である。
ュ制御回路を示す回路図である。
【図１２】第４の実施形態における読み出し動作を示す
タイミング図である。
タイミング図である。
【図１３】第４の実施形態における読み出し動作を示す
別のタイミング図である。
別のタイミング図である。
【図１４】本発明の第５の実施形態におけるリフレッシ
ュ制御回路を示す回路図である。
ュ制御回路を示す回路図である。
【図１５】本発明の第６の実施形態を示すブロック図で
ある。
ある。
【図１６】図１５に示したメモリアレイの詳細を示すブ
ロック図である。
ロック図である。
【図１７】図１６に示したメモリブロックの詳細を示す
ブロック図である。
ブロック図である。
【図１８】SDRAM内でのアドレス信号の用途を示す説明
図である。
図である。
【図１９】図１７に示したサブワードデコーダおよびセ
ンスアンプの詳細を示す回路図である。
ンスアンプの詳細を示す回路図である。
【図２０】第６の実施形態における読み出し動作を示す
タイミング図である。
タイミング図である。
【図２１】第６の実施形態における読み出し動作を示す
別のタイミング図である。
別のタイミング図である。
【図２２】本発明の第７の実施形態を示すブロック図で
ある。
ある。
【図２３】第７の実施形態におけるSDRAMの動作を示す
タイミング図である。
タイミング図である。
１０ SDRAM １２ リフレッシュ制御回路 １４ リフレッシュカウンタ １６、１８ ラッチ ２０、２２ アドレスセレクタ ２４ タイミングジェネレータ ２６ タイミングジェネレータ ２８ 行プリデコーダ ３０ セグメントセレクタ ３２ 列プリデコーダ ３４、３４Ａ メモリコア ３６ 行メインデコーダ ３８ 列メインデコーダ ４０ リフレッシュ制御回路 ４２、４４、４６、４８、５０ フリップフロップ ５２、５４、５６ 遅延回路 ５８、６０ パルス発生回路 ６２ リフレッシュ制御回路 ６４、６６ トグルフリップフロップ ６８ 遅延回路 ７０ リフレッシュ制御回路 ７２、７４ ラッチ ７６ ラッチ ７８ 遅延回路 ８０ ORゲート ８２ リフレッシュ制御回路 ８６ アドレスラッチ ８８、９０、９２ タイミングジェネレータ ９４、９６ 行プリデコーダ ９８ セグメントセレクタ ９９ｅ、９９ｆ ビット線選択スイッチ １００ コマンドデコーダ １０２ リフレッシュアドレスラッチ １０４ RASジェネレータ １０６ CASジェネレータ １０８ ラッチ １１０ BRASジェネレータ １１２ PREジェネレータ １１４ タイミングジェネレータ １１６、１１８、１２０ ラッチ １２２ スイッチ １２４ 行プリデコーダ １２６ スイッチ １２８ SAジェネレータ １３０ 行プリデコーダ １３０ａ ラッチ １３０ｂ スイッチ １３２、１３４ 列プリデコーダ １３４ａ ラッチ １３４ｂ スイッチ ACT アクティブコマンド ACTV アクティブコマンド信号 ACTC 動作制御信号 ACTD 遅延アクティブ信号 ACTL アクティブラッチ信号 AD アドレス信号 BK バンク BL、/BL ビット線対 BRASZ 基準タイミング信号 CAD 列アドレス信号 CLK クロック信号 ICAD 内部列アドレス信号 IRAD 内部行アドレス信号 IRAS 内部行アドレスストローブ信号 IREF 内部リフレッシュ信号 IPRE 内部プリチャージ信号 MA メモリアレイ MBLK メモリブロック MWL メインワード線 POR パワーオンリセット信号 PREA オートプリチャージ信号 PREC プリチャージ信号 PRED 遅延プリチャージ信号 PRER リフレッシュプリチャージ信号 RAD 行アドレス信号 RD 読み出しコマンド RWC 動作制御信号 REFAD リフレッシュアドレス REFL リフレッシュラッチ信号 REFP リフレッシュパルス REFRQ リフレッシュ要求信号 REG1、REG2 レジスタ REQ1、REQ2 要求信号 RW 読み書きコマンド信号 Ｓ セグメント SA センスアンプ SEL1、/SEL1、SEL2、/SEL2 選択信号 SWD サブワードデコーダ SWL サブワード線 SWLL サブワードラッチ信号 WR 書き込みコマンド
Claims (13)
- 【請求項１】 複数のコマンドを順次受け、これ等コマ
ンドの組み合わせに応じて、メモリセルにデータを読み
書きするメモリ動作を実行する半導体メモリであって、 前記メモリセルの選択スイッチを制御するワード線は、
２番目またはそれ以降の前記コマンドを受けた後に活性
化されることを特徴とする半導体メモリ。 - 【請求項２】 請求項１記載の半導体メモリにおいて、 前記メモリセルを特定するためのアドレス信号を前記コ
マンドとともに受け、 前記ワード線は、最初の前記コマンドとともに供給され
る前記アドレス信号と、２番目またはそれ以降の前記コ
マンドとともに供給される前記アドレス信号の一部とに
基づいて活性化されることを特徴とする半導体メモリ。 - 【請求項３】 請求項１記載の半導体メモリにおいて、 前記ワード線は、メインワード線と、該メインワード線
から分岐し前記メモリセルの前記選択スイッチに接続さ
れた複数のサブワード線とを有し、 前記メインワード線は、複数回の前記メモリ動作の間活
性化され、 前記サブワード線は、１回の前記メモリ動作毎に活性化
されていることを特徴とする半導体メモリ。 - 【請求項４】 請求項１記載の半導体メモリにおいて、 前記ワード線は、メインワード線と、該メインワード線
から分岐し前記メモリセルの前記選択スイッチに接続さ
れた複数のサブワード線とを有し、 読み出し動作および書き込み動作時に、 前記メインワード線は、最初の前記コマンドとともに供
給される前記アドレス信号に応じて活性化され、 前記サブワード線は、２番目またはそれ以降の前記コマ
ンドとともに供給される前記アドレス信号に応じて活性
化されることを特徴とする半導体メモリ。 - 【請求項５】 請求項４記載の半導体メモリにおいて、 前記メモリセルを有する複数のメモリブロックを備え、 前記メモリブロックのいずれかが、最初の前記コマンド
とともに供給される前記アドレス信号に応じて選択され
ることを特徴とする半導体メモリ。 - 【請求項６】 請求項５記載の半導体メモリにおいて、 前記サブワード線に接続された複数の前記メモリセルに
それぞれ接続された複数のビット線と、 一対の前記メモリブロックに共通に形成され、これ等メ
モリブロック内の前記ビット線上のデータを増幅する複
数のセンスアンプと前記各メモリブロックの前記ビット
線と前記センスアンプとをそれぞれ接続する複数のビッ
ト線選択スイッチとを備え、 前記メモリブロックは、複数のセグメントで構成され、 前記ビット線選択スイッチは、最初の前記コマンドとと
もに供給される前記アドレス信号に応じて、前記セグメ
ント毎に選択されることを特徴とする半導体メモリ。 - 【請求項７】 請求項６記載の半導体メモリにおいて、 前記メモリセルは、揮発性であり、 前記メモリセルに保持されているデータを再書き込みす
るリフレッシュ動作は、複数のセグメントの前記ビット
線選択スイッチを同時に選択して実行されることを特徴
とする半導体メモリ。 - 【請求項８】 請求項４記載の半導体メモリにおいて、 前記アドレス信号に応じて前記サブワード線を選択する
ためのデコード信号を生成するデコーダと、 前記２番目のコマンドのみに応答して前記デコーダを活
性化し、３番目以降のコマンドには応答しない活性化制
御回路とを備えていることを特徴とする半導体メモリ。 - 【請求項９】 請求項４記載の半導体メモリにおいて、 前記メモリセルは、揮発性であり、 前記メモリセルに保持されているデータを再書き込みす
るリフレッシュ動作時に、前記メインワード線および前
記サブワード線は、最初の前記コマンドに対応する前記
アドレス信号に応じて選択されることを特徴とする半導
体メモリ。 - 【請求項１０】 請求項１記載の半導体メモリにおい
て、 前記メモリセルをリフレッシュするためのリフレッシュ
要求を所定の間隔で発生するリフレッシュ発生回路と、 前記リフレッシュ要求を保持するバッファと、 前記メモリ動作が実行されていないときに、前記バッフ
ァに保持された前記リフレッシュ要求に基づいてリフレ
ッシュ動作を実行するリフレッシュ制御回路とを備えて
いることを特徴とする半導体メモリ。 - 【請求項１１】 請求項１０記載の半導体メモリにおい
て、 前記リフレッシュ要求を交互に保持する複数の前記バッ
ファを備えていることを特徴とする半導体メモリ。 - 【請求項１２】 複数のコマンドを順次受け、これ等コ
マンドの組み合わせに応じて、メモリセルにデータを読
み書きするメモリ動作を実行する半導体メモリの制御方
法であって、 前記メモリセルの選択スイッチを制御するワード線を、
２番目またはそれ以降の前記コマンドを受けた後に活性
化することを特徴とする半導体メモリの制御方法。 - 【請求項１３】 請求項１２記載の半導体メモリの制御
方法において、 前記メモリセルを特定するためのアドレス信号を前記コ
マンドとともに受け、 前記ワード線を、最初の前記コマンドとともに供給され
る前記アドレス信号と、２番目またはそれ以降の前記コ
マンドとともに供給される前記アドレス信号の一部とに
基づいて活性化することを特徴とする半導体メモリの制
御方法。
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