JPS63250178A - 薄膜半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、地縁物上に薄膜トランジスタ（ＴＰＴ）を装
作する方法に関する。

〔発明の１既嬰〕 本発明は、絶縁物上にＴＰＴをビームアニールにより製
作する工程において、ゲート絶縁膜堆積前に、酸素雰囲
気中でアニールをすることにより、フラントバンド電圧
（Ｖ□）を改善できるようにしたものである。

〔従来の技術〕

従来、ゲート絶縁ｎり堆積前に酸素雰囲気中でのアニー
ルを行わなかった。

〔発明が解決しようとする問題点〕

第３図（ｂｌの！。−ｖＧ特性に示すように、従来の方
法では、Ｖ□〈ＯとなりＶ。＝Ｏｖでのリーク電流が大
きくなってしまう。

〔作用〕

ゲート絶縁膜堆積前に、酸素雰囲気中でアニールするこ
とにより、ゲート絶縁膜と再結晶半導体膜との界面が改
善され、■、も改善される。

〔実施例〕

以下、図面によって本発明を説明する。第１図ｆａｔ〜
ｉｄ＋は、本発明の第１実施例の工程を説明するための
断面図である。

第１図＋ａ＋は絶縁基板１上に半導体膜２を堆積し、ビ
ームエネルギー３でアニールする工程である。

絶縁基板１の例としては、石英や無アルカリガラスやア
ルカリなどの不純物を含んだガラスの表面に絶縁物をコ
ートしてガラスからの不純物の拡散を防止したものなど
がある。ここでは、５５０℃のプロセスが使用可能な無
アルカリガラス基板を使用する。次に半導体膜２の例は
、多種の膜と多数の堆積方法があるが、ここではアモル
ファスシリコン（ａ−ｓｉ）をプラズマＣＶＤ法で堆積
する方法について説明する。堆積温度は、室温から約４
００℃の間に設定し、原料ガスは主にシラン（ＳｉＨｎ
）やジシラン（ＳｉｚＨ６）又は、ジボラン（Ｂ２Ｈ２
）を０．５ｐｐｍから５　ｐｐｍ　　ドープしたガスを
使用する。又、膜厚は１０００人がら３０００人の間に
設定するが、ここでは２７００人にする。

次に半導体膜２をビームエネルギー３でアニー／ｌ／　
スる例について説明する。アニール方法には、レーザや
電子ビーム又はランプやヒータなどを用いた多数のエネ
ルギー源があるが、ここではＡｒレーザを使用してアニ
ールする方法を述べる。

一般にプラズマＣＶＤ法により堆積したａ−ｓｉには膜
中に水素ガスが含まれているため、このガスを除去する
プレアニールを行うことで後述の再結晶アニール後の結
晶性が良くなる。プレアニール方法はａ−Ｓｉ中の水素
ガスが約５００　゛ｃ以上で除去できることが知られて
おり、この温度以上まで上界できるアニール方法であれ
ばどの方法でも可能である。例としては真空または窒素
や不活性ガス雰囲気中で、ａ−ｓｉが／８融しない程度
のｘ　ネルキー密ｒｔでＡｒレーザのビームエネルギー
３を定食させて行うことができる。又、窒素雰囲気で５
５０℃、１時間行っても十分である。°続いて再結晶ア
ニールを行う。前記プレアニールと同様に、真空または
窒素や不活性ガス雰囲気でＡｒレーザを使って、水素を
除去したａ−ｓｉが溶融するエネルギー密度でビームエ
ネルギー３を走査させる。この結果、半導体膜２は結晶
化して再結晶半導体膜２１となる。

第１図ｆｂｌは、再結晶半導体膜２１上に、比抵抗Ｏ０
ＩΩｃＩ！＋以下の低抵抗半導体膜４を堆積して、ソー
スとドレイン領域の低抵抗半導体膜４のみをエツチング
で残し、ビームアニールにより活性化する工程である。

低抵抗半導体膜４の例は、ＮチャネルＴＰＴを製作する
場合には、Ｎ型の不純物を添加して、ＰチャネルＴＰＴ
を製作する場合には、Ｐ型の不純物を添加する。ここで
はＮチャネルＴＰＴについて説明する。堆積方法は、各
種ＣＶＤ法、スパッタ法があるが、プラズマＣＶＤ法で
Ｎ゛ａ−３ｉを堆積する方法について説明する。堆積温
度は、室温から約４００℃の間で原料ガスはＳｉＨ，に
０．１％から１％のホスフィン（ＰＨＩ）を添加して、
０．０２μｍから０．１　μｍの間で堆積する。

又、Ｐ”ａ−３ｉの場合には、５ｉＨ−にジボラン（Ｂ
２Ｈ６）を添加して堆積する。次にフォトリソ技術によ
り、ソースとドレイン部分のみ残して他をエツチングし
て除去する。エツチング方法は、ドライエッチでもウェ
ットエッチでもよいが、４７ノ化メタン（ＣＦ、）と酸
素（０２）との混合ガスによるプラズマエッチで容易に
できる。次にビームエネルギー３で低抵抗半導体膜４を
活性化し、より低抵抗化して、コンタクトを良好にする
。

第１図（Ｃ）゛は、フォトリソ技術により再結晶半導体
膜２１をエツチングして素子分離を行い、酸素５雰囲気
中でアニールを行う工程である。エツチング例は、前述
のプラズマエツチングにより容易にできる。酸素アニー
ルは４００℃〜６００℃で３０分以上行えばよく、−例
としては５５０℃で１時間アニールすれば十分である。

この酸素アニールにより、再結晶半導体膜２１のチャネ
ル部表面が薄く酸化されて、チャネル部の界面が改善さ
れる。

第１図（ｄｌは、ゲート絶縁膜６を堆積し、ソースとド
レインのコンタクトホールをフォトリソ技術で形成した
後、ゲート電極７．ソース電極８．ドレイン電極９を形
成する工程である。ゲート絶縁膜６は、各種ＣＶＤ法、
スパッタ法なとで、シリコ７Ｈ化膜（ＳｉＯｘ）やシリ
コン窒化１１！２（ＳｉＮｘ）などが堆積できる。ここ
では、ＳｉＯｘをプラズマＣＶＤ法で堆積する方法にフ
いて説明する。堆積温度は室温から３００°Ｃの間で、
原料ガスは５ｉＨａとＮ、Ｏを主に使う。膜厚は、５０
０人から３０００人の間で堆積する。堆積後、窒素雰囲
気中で５５０℃、１時間のアニールを行い、ゲート絶縁
膜の膜質を向上させる。次にソースとドレイン部分のコ
ンタクトホールは、フォトリソ技術により形成した後、
ゲート電極７．ソース電極８．ドレイン電極９を堆積す
る。堆積方法は、スパッタや蒸着法があり、材料もＡｆ
ｆ−３ｉ、Ｍｏ−３ｉ。

Ｗ−３ｉなどの金属シリサイドがあ、る。−例としては
、マグネトロンスパッタ法で八〇−３ｔを０゜５μｍか
ら１μｍで堆積する。

第３図１ａｌ〜（ｄ）は、本発明の第２実施例の工程を
示す断面図である。第１実施例との違いは、ソース止ド
レインの低ＪＴＩ抗りｊ域４１をイオン注入で製作する
点である。−例としては、ＮチャネルＴ　Ｆ　Ｔを製作
する場合に、第２図（ｂ）に示すようにリン（Ｐ）のイ
オン注入により、低抵抗領域４１を形成する。他の工程
は、第１実施例と同じであるつＣ発明の効果〕 本発明は、ゲート絶縁Ｉｌり６を堆積する前に、酸素ア
ニールを行うことにより、チャネル部の界面が改善され
る。その効果は、第３図１ａｌ、　ｆｂｌに示すＴＦＴ
のｒ’、−ｖ、特性かられかる。第３図ｆｂ）は、酸素
アニールを行わない従来の方法で、ｖ、ｆｉ＜。

となって、Ｖｃ＝０でのＩＤが１０−’八と大きくなっ
ている。酸素アニールを行った木兇明の工程による特性
は第３図（ａｌに示すようにｖＦ、ｌ＜Ｏとなり、■、
＝０での【Ｄが１０−目へと小さくなり、良い特性を示
している。

【図面の簡単な説明】

第ｔｄ（ａ＋〜（ｄ＋は本発明の第１実施例の工程を示
す断面図、第２図（８）〜（ｄ＋は本発明の第２実施例
の工程を示す断面図、第３図１ａｌ、　（ｂｌは本発明
と従来の工程によるＴＰＴの特性を説明するための図面
である。 １・・・絶縁基板 ２・・・半導体膜 ３・・・ビームエネルギー ４・・・低抵抗半導体膜 ５・・・酸素 ６　・　・　・ゲート１色縁膜 ７・・・ゲート電極 ８・・・ソース電極 ９・・・ドレイン電極 ２１・・・再結晶半導体膜 ４１・・・低抵抗領域 以上 出願人　セイコー電子工業株式会社 代理人　弁理士　最　上　　　′！ｊｊ（他１名）−−
■ト ↓　　　　　↓　　　　　ト３し゛−ムエ子ルキ゛′−
茅２　図 ＜ａ）ｉ−茫明１こよる特４生の１先組図恨作した千Ｆ
丁（７）ＩＣ）−Ｖ（を燗ト）亜区第３図

Claims (1)

1. 【特許請求の範囲】 次の（ａ）〜（ｄ）からなる薄膜半導体装置の製造方法
   。 （ａ）絶縁基板上に、非晶質または多結晶の半導体膜を
   堆積した後、ビームエネルギーで前記半導体膜をアニー
   ルして、再結晶半導体膜にする工程。 （ｂ）前記再結晶半導体膜上に、比抵抗０．１Ωｃｍ以
   下の低抵抗半導体膜を堆積して、ソースとドレイン領域
   のみ残して、他をエッチングした後、ビームエネルギー
   により、前記低抵抗半導体膜を活性化して、さらに低抵
   抗にする工程。 （ｃ）素子を分離するために、前記再結晶半導体膜を島
   状にエッチングして、酸素雰囲気中で４００℃〜６００
   ℃で３０分以上アニールする工程。 （ｄ）前記酸素アニール後、ゲート絶縁膜を堆積した後
   、ソースとドレイン領域に、コンタクトホールを形成し
   て、ゲート電極、ソース電極、ドレイン電極を製作する
   工程。