JPS63250852A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63250852A JPS63250852A JP62086183A JP8618387A JPS63250852A JP S63250852 A JPS63250852 A JP S63250852A JP 62086183 A JP62086183 A JP 62086183A JP 8618387 A JP8618387 A JP 8618387A JP S63250852 A JPS63250852 A JP S63250852A
- Authority
- JP
- Japan
- Prior art keywords
- side wall
- mis
- fet
- crystal face
- wall faces
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に絶縁ゲート型電界効果トラン
ジスタ（？１ＩＳ−ＰＥＴ ）を有してなる例えばダイ
ナミック・ランダム・アクセス・メモリ（Ｄ−ＲＡＭ
）にイ系わる。
ジスタ（？１ＩＳ−ＰＥＴ ）を有してなる例えばダイ
ナミック・ランダム・アクセス・メモリ（Ｄ−ＲＡＭ
）にイ系わる。
本発明は、主面が（１００）結晶面とされた半導体基板
に側壁面が（１００）結晶面の溝または柱状突起部を設
け、その（１００）結晶面よりなる側壁面にＭＩＳ−Ｐ
ＥＴを形成してこの旧５−ＦＩＥＴにおける電荷の移動
度の向上と均一化、サブスレッシゴールド特性の改善を
はかる。
に側壁面が（１００）結晶面の溝または柱状突起部を設
け、その（１００）結晶面よりなる側壁面にＭＩＳ−Ｐ
ＥＴを形成してこの旧５−ＦＩＥＴにおける電荷の移動
度の向上と均一化、サブスレッシゴールド特性の改善を
はかる。
例えば特公昭６１−６０５８９号公報に開示された半導
体装置におけるように半導体基板に設けられた段差部即
ち突起もしくは溝の側壁面に旧５−ＦＥＴを形成する構
造をとるものが提案されている。
体装置におけるように半導体基板に設けられた段差部即
ち突起もしくは溝の側壁面に旧５−ＦＥＴを形成する構
造をとるものが提案されている。
また例えばスイッチングトランジスタと情報メモリ用キ
ャパシタとを有するＤ−ＲＡＭにおいては、メモリセル
の実質的有効面積の縮小化をはかり、かつ大容量キャパ
シタの形成を可能にするためにいわゆるトレンチ型構成
をとるようにしたＤ−ＲＡＭの開発が盛んである。この
場合、その突起部あるいは溝の側壁面にそって旧５−Ｐ
ＥＴとＭＩＳ構造をとるキャパシタが形成される。
ャパシタとを有するＤ−ＲＡＭにおいては、メモリセル
の実質的有効面積の縮小化をはかり、かつ大容量キャパ
シタの形成を可能にするためにいわゆるトレンチ型構成
をとるようにしたＤ−ＲＡＭの開発が盛んである。この
場合、その突起部あるいは溝の側壁面にそって旧５−Ｐ
ＥＴとＭＩＳ構造をとるキャパシタが形成される。
通常このようにＭ［５−ＦＥＴが突起部あるいは溝の側
壁面に形成される構成による半導体装置を製造する場合
、これら突起部あるいは溝の形成は、例えば（１００）
結晶面に沿って切り出された半導体基板、例えばシリコ
ンウェファの一生面に選択的工・ノチングを行って形成
するものであるが、この場合その側壁面についての面方
位の決定は特になされていない。このためこの側壁面に
形成された旧５−ＰＥＴは、（１００）結晶面方位の他
に（１１０）結晶面あるいは（１１１）結晶面等の各結
晶面方位上にも形成されることになり、このＭＩＳ−Ｆ
ＥＴは実質的に各面方位によってチャンネル部が形成さ
れた旧５−ＦＥＴの並列接続による総合的特性を示すこ
とになる。ところが電子（電荷）の移動度は結晶軸方向
で相異するものであり （フイジカルレビュＢ ４
（１９７１） ＰＰ１９５０〜１９５５参照）１例えば
シリコンにおける電子の移動度は、（１００）面方位が
最も大であり、各面方位に関してそれぞれ移動度が相異
する。したがってこのように形成された旧５−ＦＥＴを
有する半導体装置においては全体としてその移動度が低
下するとか、ばらつきが大であり、またサブスレッショ
ールド電圧が小さいとか不均一性を示すなどのいわゆる
サブスレッショールド特性に問題がある。
壁面に形成される構成による半導体装置を製造する場合
、これら突起部あるいは溝の形成は、例えば（１００）
結晶面に沿って切り出された半導体基板、例えばシリコ
ンウェファの一生面に選択的工・ノチングを行って形成
するものであるが、この場合その側壁面についての面方
位の決定は特になされていない。このためこの側壁面に
形成された旧５−ＰＥＴは、（１００）結晶面方位の他
に（１１０）結晶面あるいは（１１１）結晶面等の各結
晶面方位上にも形成されることになり、このＭＩＳ−Ｆ
ＥＴは実質的に各面方位によってチャンネル部が形成さ
れた旧５−ＦＥＴの並列接続による総合的特性を示すこ
とになる。ところが電子（電荷）の移動度は結晶軸方向
で相異するものであり （フイジカルレビュＢ ４
（１９７１） ＰＰ１９５０〜１９５５参照）１例えば
シリコンにおける電子の移動度は、（１００）面方位が
最も大であり、各面方位に関してそれぞれ移動度が相異
する。したがってこのように形成された旧５−ＦＥＴを
有する半導体装置においては全体としてその移動度が低
下するとか、ばらつきが大であり、またサブスレッショ
ールド電圧が小さいとか不均一性を示すなどのいわゆる
サブスレッショールド特性に問題がある。
本発明は上述した諸問題即ちＭＩＳ−ＰＥＴを有する半
導体装置における移動度の低下および不拘−性更にサブ
スレッショールド特性に関する諸問題を解決して高速度
スイッチング特性を有し安定した特性を有する半導体装
置を提供するものである。
導体装置における移動度の低下および不拘−性更にサブ
スレッショールド特性に関する諸問題を解決して高速度
スイッチング特性を有し安定した特性を有する半導体装
置を提供するものである。
本発明においては、第１図あるいは第２図に示すように
、その半導体基板（１）例えばシリコンウェファ−１図
においては半導体単結晶インゴットから切り出した半導
体スライスに、側壁面（２）が（１００）結晶面とされ
た溝または突起部（３）を例えば選択的エツチングによ
って配列形成し、その（１００）結晶面による側壁面（
２）にＭｉｓ−ＦＥＴを形成する。
、その半導体基板（１）例えばシリコンウェファ−１図
においては半導体単結晶インゴットから切り出した半導
体スライスに、側壁面（２）が（１００）結晶面とされ
た溝または突起部（３）を例えば選択的エツチングによ
って配列形成し、その（１００）結晶面による側壁面（
２）にＭｉｓ−ＦＥＴを形成する。
上述の本発明構成によれば、Ｍｉｓ−ＰＥＴを形成する
側壁面が（１００）結晶面即ち最も電子（電荷）移動度
の高い結晶面によって形成されたのでその側壁面の高さ
方向に沿って即ちｒ（１００）結晶軸」方向に電子（電
荷）の移動を行うようにそのチャンネル長方向を選定す
れば、安定して部ち均一な特性を有し且つ移動度の高い
従って高速度化された旧５−ＦＥＴが形成されると共に
サブスレッショールド特性の改善がはかられる。
側壁面が（１００）結晶面即ち最も電子（電荷）移動度
の高い結晶面によって形成されたのでその側壁面の高さ
方向に沿って即ちｒ（１００）結晶軸」方向に電子（電
荷）の移動を行うようにそのチャンネル長方向を選定す
れば、安定して部ち均一な特性を有し且つ移動度の高い
従って高速度化された旧５−ＦＥＴが形成されると共に
サブスレッショールド特性の改善がはかられる。
通常の、その主面が（１００）結晶面に沿うように切り
出された半導体基板（１）例えばＳｉスライスは、第１
図に示すように円板状の基Ｆｉ（１）の一部に（１１０
）面に沿うファセット（４）が形成され、結晶面方位が
判知できるようになされている。
出された半導体基板（１）例えばＳｉスライスは、第１
図に示すように円板状の基Ｆｉ（１）の一部に（１１０
）面に沿うファセット（４）が形成され、結晶面方位が
判知できるようになされている。
このような半導体基板（１）を用いる場合、このファセ
ット（４）即ち＜１００）結晶面に対して４５度の角・
度に各側面を有する即ち（１００）結晶面を有する例
えば方形状の溝または突起部（３）を選択的エツチング
等によって形成し、その各（１００）結晶面による側壁
面（２）に旧５−ＦＥＴの形成を行う。
ット（４）即ち＜１００）結晶面に対して４５度の角・
度に各側面を有する即ち（１００）結晶面を有する例
えば方形状の溝または突起部（３）を選択的エツチング
等によって形成し、その各（１００）結晶面による側壁
面（２）に旧５−ＦＥＴの形成を行う。
あるいは本発明においては、第２図に示すように（１０
０）面を主面とする半導体基板（１）を用いるもそのフ
ァセット（４）をあらかじめ（１００）結晶面に沿う方
向に形成し、各溝または突起部（３）の形成をこのファ
セット（４）と平行および直交する（１００）結晶面を
各側壁面とするように選択的エツチング等によって配列
形成する。゛ここで（１００）面あるいは＜１００＞軸
は各々（１００） （０１０） （００１）（１０
０） ・・、 ＜１００＞ 、 ＜０１０＞ 、
・・を総称するものである。
０）面を主面とする半導体基板（１）を用いるもそのフ
ァセット（４）をあらかじめ（１００）結晶面に沿う方
向に形成し、各溝または突起部（３）の形成をこのファ
セット（４）と平行および直交する（１００）結晶面を
各側壁面とするように選択的エツチング等によって配列
形成する。゛ここで（１００）面あるいは＜１００＞軸
は各々（１００） （０１０） （００１）（１０
０） ・・、 ＜１００＞ 、 ＜０１０＞ 、
・・を総称するものである。
第３図は本発明をＤ−ＲＡＭに通用した場合の１例の１
メモリセルの断面図を示す。（１００）結晶面を主面と
するｐ型の基板（１）に溝（３）を形成する。この場合
溝（３）は、その平面形状が例えば方形をなすパターン
に形成し、各側壁面を（１００）結晶面に選定したもの
であり、この場合溝（３）の内面に即ち側壁面（２）の
底部側に５ｉ０２等の絶縁膜（５）が被着され、溝（３
）内の底部を埋め込むように低比抵抗の多結晶シリコン
層よりなるキャパシタ電極（６）が設けられて、ここに
ＭＩＳ構造のキャパシタＣを形成するようになされてい
る。そして、このキャパシタＣの上方即ち溝（３）の中
間部周縁には、例えばスイッチングトランジスタとして
のＭＩＳ−ＦＥＴのドレイン／ソース領域（ワ）が、必
要に応じて形成される。この領域（７）は、キャパシタ
電極（６）上に〜型不純物がドーピングされたガラス層
を被着し、これよりの不純物ドーピングによってリング
状に形成し得る。
メモリセルの断面図を示す。（１００）結晶面を主面と
するｐ型の基板（１）に溝（３）を形成する。この場合
溝（３）は、その平面形状が例えば方形をなすパターン
に形成し、各側壁面を（１００）結晶面に選定したもの
であり、この場合溝（３）の内面に即ち側壁面（２）の
底部側に５ｉ０２等の絶縁膜（５）が被着され、溝（３
）内の底部を埋め込むように低比抵抗の多結晶シリコン
層よりなるキャパシタ電極（６）が設けられて、ここに
ＭＩＳ構造のキャパシタＣを形成するようになされてい
る。そして、このキャパシタＣの上方即ち溝（３）の中
間部周縁には、例えばスイッチングトランジスタとして
のＭＩＳ−ＦＥＴのドレイン／ソース領域（ワ）が、必
要に応じて形成される。この領域（７）は、キャパシタ
電極（６）上に〜型不純物がドーピングされたガラス層
を被着し、これよりの不純物ドーピングによってリング
状に形成し得る。
そして、これより上方にＭｉｓ−ＦＥＴのゲート絶縁膜
例えば５ｔ（ｈ酸化膜（８）が被着形成され、溝（３）
の上部周辺には選択的にｎ型の不純物が導入されてソー
ス／ドレイン領域（９）が形成されてなる。ゲート絶縁
膜（８）上には、即ち溝（３）の上方内周縁には例えば
低比抵抗多結晶シリコンよりなるゲート電極（１０）が
被着されて旧５−ＰＥＴとＭＩＳ構造のキャパシタＣと
よりなるＤ−ＲＡＭのメモリセルが構成される。
例えば５ｔ（ｈ酸化膜（８）が被着形成され、溝（３）
の上部周辺には選択的にｎ型の不純物が導入されてソー
ス／ドレイン領域（９）が形成されてなる。ゲート絶縁
膜（８）上には、即ち溝（３）の上方内周縁には例えば
低比抵抗多結晶シリコンよりなるゲート電極（１０）が
被着されて旧５−ＰＥＴとＭＩＳ構造のキャパシタＣと
よりなるＤ−ＲＡＭのメモリセルが構成される。
また第４図はＤ−ＲＡＭの１メモリセルの他の例を示す
。この場合においては（１００）面を主面とする低比抵
抗ｐ型の半導体基板（１）に選択的エツチングによって
方形状パターンの柱状突起部（３）を形成した場合であ
り、本発明においては、この柱状突起部（３）の各側壁
面が（１００）面となるように形成する。そしてこの柱
状突起部（３）の基部側周面にＳ ｉ０２等の絶縁膜（
５）を形成し、その周面に低比抵抗多結晶シリコン層等
よりなるキャパシタ電極（６）を配し、これの上に必要
に応じて環状にドレイン／ソース領域（７）を例えば前
述した例と同様に不純物ドーピングがなされたガラス層
を被着しこれよ勾の不純物ドーピングによって形成する
。また、柱状突起部（３）の上端面には選択的にｎ型の
不純物をイオン注入あるいは拡散等によって形成してな
るソース／ドレイン領域（９）を形成する。そしてソー
ス／ドレイン領域（９）とドレイン／ソース領域（７）
間の柱状突起部（３）の各側壁面（２）に５ｉ０２等の
絶縁膜（５）を被着形成し、これの周囲に同様に低比抵
抗多結晶シリコン層よりなるゲート電極（１０）を配し
てここに旧５−ＰＵＴを形成し、これの下に絶縁膜（５
）及びキャパシタ電極（６）によるＭＩＳ構造のキャパ
シタＣが形成されたＤ−ＲＡＭのメモリセルを形成する
。
。この場合においては（１００）面を主面とする低比抵
抗ｐ型の半導体基板（１）に選択的エツチングによって
方形状パターンの柱状突起部（３）を形成した場合であ
り、本発明においては、この柱状突起部（３）の各側壁
面が（１００）面となるように形成する。そしてこの柱
状突起部（３）の基部側周面にＳ ｉ０２等の絶縁膜（
５）を形成し、その周面に低比抵抗多結晶シリコン層等
よりなるキャパシタ電極（６）を配し、これの上に必要
に応じて環状にドレイン／ソース領域（７）を例えば前
述した例と同様に不純物ドーピングがなされたガラス層
を被着しこれよ勾の不純物ドーピングによって形成する
。また、柱状突起部（３）の上端面には選択的にｎ型の
不純物をイオン注入あるいは拡散等によって形成してな
るソース／ドレイン領域（９）を形成する。そしてソー
ス／ドレイン領域（９）とドレイン／ソース領域（７）
間の柱状突起部（３）の各側壁面（２）に５ｉ０２等の
絶縁膜（５）を被着形成し、これの周囲に同様に低比抵
抗多結晶シリコン層よりなるゲート電極（１０）を配し
てここに旧５−ＰＵＴを形成し、これの下に絶縁膜（５
）及びキャパシタ電極（６）によるＭＩＳ構造のキャパ
シタＣが形成されたＤ−ＲＡＭのメモリセルを形成する
。
（１１）はソース／ドレイン電極を示す。
上述したように本発明による溝もしくは柱状突起部（３
）は、各周側壁を（１００）結晶面によって構成するも
のであるが、選択的エツチングによって溝または突起部
（３）を形成するとき、その角部においては丸みを帯び
て（１００）結晶面以外の面が露出してくる恐れがある
。この場合には例えば第５図に示すように例えば方形状
の柱状突起部（３）を形成する場合において、そのエツ
チングマスクとしては、各四辺が（１００）面に沿う方
向に選定された方形状の主マスクＭに加えてその四つの
角部に各々鎖線図示のように補助マスクＭｓを付加した
パターンを形成し、角部におけるサイドエッチによって
得られた突起部（３）の角部が丸みを帯びることなく殆
んど全域において（１００）結晶面が生じるような工夫
を行うことが望ましい。
）は、各周側壁を（１００）結晶面によって構成するも
のであるが、選択的エツチングによって溝または突起部
（３）を形成するとき、その角部においては丸みを帯び
て（１００）結晶面以外の面が露出してくる恐れがある
。この場合には例えば第５図に示すように例えば方形状
の柱状突起部（３）を形成する場合において、そのエツ
チングマスクとしては、各四辺が（１００）面に沿う方
向に選定された方形状の主マスクＭに加えてその四つの
角部に各々鎖線図示のように補助マスクＭｓを付加した
パターンを形成し、角部におけるサイドエッチによって
得られた突起部（３）の角部が丸みを帯びることなく殆
んど全域において（１００）結晶面が生じるような工夫
を行うことが望ましい。
上述した例では、ファセット（４）が、第１図に示すよ
うに（１００）面とされた基板（１１を用いた場合であ
るが、例えば第２図に示すように、基１（１１のファセ
ット（４）を予め（１００）面に選定しておけば゛これ
を基準としてこれに平行及び直交する方形の溝または突
起部（３）の形成を行えば良い。
うに（１００）面とされた基板（１１を用いた場合であ
るが、例えば第２図に示すように、基１（１１のファセ
ット（４）を予め（１００）面に選定しておけば゛これ
を基準としてこれに平行及び直交する方形の溝または突
起部（３）の形成を行えば良い。
尚、第３図及び第４図はＤ−ＲＡＭに本発明を適用した
場合であるが、これら各別において各領域の導電型を図
示とは逆の導電型に選定することもできるし、これら第
３図及び第４図の構成に限らず種々の変型変更をとり得
る。
場合であるが、これら各別において各領域の導電型を図
示とは逆の導電型に選定することもできるし、これら第
３図及び第４図の構成に限らず種々の変型変更をとり得
る。
また、本発明はＤ−ＲＡＭに限られるものではなくＭｉ
ｓ−ＦＥＴを有する種々の半導体装置に適用することが
できる。
ｓ−ＦＥＴを有する種々の半導体装置に適用することが
できる。
上述したように本発明においては、溝または柱状突起部
（３）の側壁面にＭｉｓ−ＦＥＴを形成するに、（１０
０）面を主面とする半導体基板（１１にその側壁面が（
１００）面に特定した溝または柱状突起部を形成し、そ
の溝もしくは柱状突起部（３）の高さく深さ）方向につ
まり（１００）結晶方向にＭｉｓ−ＰＥＴのチャンネル
長方向が存在するように選定することによって均一な且
つ高移動度を有するＭｉｓ−ＦＩＥＴ即ち高速度スイッ
チング性のＭｉｓ−ＰＥＴを形成することができる。更
にサブスレッショールド特性の改善もはかられるので例
えばＤ−ＲＡＭのメモリセルに適用して実用的利益が大
となる。
（３）の側壁面にＭｉｓ−ＦＥＴを形成するに、（１０
０）面を主面とする半導体基板（１１にその側壁面が（
１００）面に特定した溝または柱状突起部を形成し、そ
の溝もしくは柱状突起部（３）の高さく深さ）方向につ
まり（１００）結晶方向にＭｉｓ−ＰＥＴのチャンネル
長方向が存在するように選定することによって均一な且
つ高移動度を有するＭｉｓ−ＦＩＥＴ即ち高速度スイッ
チング性のＭｉｓ−ＰＥＴを形成することができる。更
にサブスレッショールド特性の改善もはかられるので例
えばＤ−ＲＡＭのメモリセルに適用して実用的利益が大
となる。
第１図および第２図は本発明の装置における結晶面選定
の説明図、第３図および第４図は本発明によるＤ−ＲＡ
Ｉ’ｌの１メモリセルの路線的断面図、第５図はエツチ
ングパターンの説明図である。 （１）は半導体基板、（２）は側壁面、（３）は溝また
は柱状突起部、Ｍｉｓ−ＦＥＴは絶縁ゲート型電界効果
トランジスタ、Ｃはキャパシタである。
の説明図、第３図および第４図は本発明によるＤ−ＲＡ
Ｉ’ｌの１メモリセルの路線的断面図、第５図はエツチ
ングパターンの説明図である。 （１）は半導体基板、（２）は側壁面、（３）は溝また
は柱状突起部、Ｍｉｓ−ＦＥＴは絶縁ゲート型電界効果
トランジスタ、Ｃはキャパシタである。
Claims (1)
- 【特許請求の範囲】 主面が（１００）結晶面の半導体基板に、そのほぼ全側
壁面が（１００）結晶面である溝または柱状突起部が設
けられ、 上記側壁面に絶縁ゲート型電界効果トランジスタ素子が
形成されたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62086183A JPS63250852A (ja) | 1987-04-08 | 1987-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62086183A JPS63250852A (ja) | 1987-04-08 | 1987-04-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63250852A true JPS63250852A (ja) | 1988-10-18 |
Family
ID=13879651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62086183A Pending JPS63250852A (ja) | 1987-04-08 | 1987-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63250852A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231763A (ja) * | 1989-03-06 | 1990-09-13 | Matsushita Electron Corp | 半導体装置 |
| JPH03262110A (ja) * | 1990-03-13 | 1991-11-21 | Matsushita Electron Corp | 固体撮像装置 |
| US5470770A (en) * | 1994-03-31 | 1995-11-28 | Nippondenso Co., Ltd. | Manufacturing method of semiconductor device |
| US5698880A (en) * | 1994-03-31 | 1997-12-16 | Nippondenso Co., Ltd. | Semiconductor device having a groove with a curved part formed on its side surface |
| US5776812A (en) * | 1994-03-30 | 1998-07-07 | Nippondenso Co., Ltd. | Manufacturing method of semiconductor device |
| US5780324A (en) * | 1994-03-30 | 1998-07-14 | Denso Corporation | Method of manufacturing a vertical semiconductor device |
| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| JP2003017698A (ja) * | 2001-07-04 | 2003-01-17 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| WO2009025308A1 (ja) * | 2007-08-22 | 2009-02-26 | Seiko Instruments Inc. | トレンチ構造を利用した横型高駆動能力半導体装置 |
| CN105575761A (zh) * | 2014-10-13 | 2016-05-11 | 北大方正集团有限公司 | 沟槽型功率器件的制造方法和沟槽型功率器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5362338U (ja) * | 1976-10-29 | 1978-05-26 | ||
| JPS59174809A (ja) * | 1983-03-14 | 1984-10-03 | アイ・テイ・テイ・インダストリ−ズ・インコ−ポレ−テツド | 光フアイバ接触装置 |
| JPS60128305U (ja) * | 1984-02-06 | 1985-08-28 | エスエムケイ株式会社 | 光フアイバコネクタ |
| JPS61121013A (ja) * | 1984-11-13 | 1986-06-09 | レイケム・コーポレイシヨン | 光フアイバコンタクトアツセンブリ |
-
1987
- 1987-04-08 JP JP62086183A patent/JPS63250852A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5362338U (ja) * | 1976-10-29 | 1978-05-26 | ||
| JPS59174809A (ja) * | 1983-03-14 | 1984-10-03 | アイ・テイ・テイ・インダストリ−ズ・インコ−ポレ−テツド | 光フアイバ接触装置 |
| JPS60128305U (ja) * | 1984-02-06 | 1985-08-28 | エスエムケイ株式会社 | 光フアイバコネクタ |
| JPS61121013A (ja) * | 1984-11-13 | 1986-06-09 | レイケム・コーポレイシヨン | 光フアイバコンタクトアツセンブリ |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231763A (ja) * | 1989-03-06 | 1990-09-13 | Matsushita Electron Corp | 半導体装置 |
| JPH03262110A (ja) * | 1990-03-13 | 1991-11-21 | Matsushita Electron Corp | 固体撮像装置 |
| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| US5776812A (en) * | 1994-03-30 | 1998-07-07 | Nippondenso Co., Ltd. | Manufacturing method of semiconductor device |
| US5780324A (en) * | 1994-03-30 | 1998-07-14 | Denso Corporation | Method of manufacturing a vertical semiconductor device |
| US5470770A (en) * | 1994-03-31 | 1995-11-28 | Nippondenso Co., Ltd. | Manufacturing method of semiconductor device |
| US5698880A (en) * | 1994-03-31 | 1997-12-16 | Nippondenso Co., Ltd. | Semiconductor device having a groove with a curved part formed on its side surface |
| JP2003017698A (ja) * | 2001-07-04 | 2003-01-17 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| WO2009025308A1 (ja) * | 2007-08-22 | 2009-02-26 | Seiko Instruments Inc. | トレンチ構造を利用した横型高駆動能力半導体装置 |
| CN105575761A (zh) * | 2014-10-13 | 2016-05-11 | 北大方正集团有限公司 | 沟槽型功率器件的制造方法和沟槽型功率器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900001225B1 (ko) | 반도체기억장치와 그 제조방법 | |
| KR910009786B1 (ko) | 반도체 메모리장치 및 제법 | |
| KR0163759B1 (ko) | 반도체장치 및 반도체기억장치 | |
| US4920389A (en) | Memory call array structure and process for producing the same | |
| US12074215B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
| US5783843A (en) | Method of fabricating polycrystalline silicon thin-film transistor having symmetrical lateral resistors | |
| JP2009532905A (ja) | ナノＦｉｎトンネリング・トランジスタ | |
| KR20000045305A (ko) | 완전 공핍형 에스·오·아이 소자 및 그 제조방법 | |
| JPH10335646A (ja) | Ｍｏｓ 電界効果トランジスタ素子及びその製造方法 | |
| US20010017392A1 (en) | Vertical transport MOSFETs and method for making the same | |
| KR20030029151A (ko) | 낮은 게이트 전하를 갖는 구조를 구비하는 트렌치ｍｏｓｆｅｔ | |
| US11545398B2 (en) | Semiconductor device | |
| JPS6156446A (ja) | 半導体装置およびその製造方法 | |
| US6458665B1 (en) | Halo ion implantation method for fabricating a semiconductor device | |
| US9929236B1 (en) | Active area shapes reducing device size | |
| JPH04233272A (ja) | ダブルトレンチ半導体メモリ及びその製造方法 | |
| JP3087031B2 (ja) | 薄膜トランジスタの構造及びその製造方法 | |
| KR101095825B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US10686078B2 (en) | Semiconductor structure and fabrication method thereof | |
| JPS6040707B2 (ja) | 半導体メモリ | |
| JP3485983B2 (ja) | 薄膜トランジスタの構造及びその製造方法 | |
| EP3933895B1 (en) | Trench field effect transistor structure, and manufacturing method for same | |
| KR930007522B1 (ko) | 종형 커패시터를 사용한 반도체메모리 | |
| JP3264724B2 (ja) | 半導体装置 | |
| CN114784084B (zh) | 垂直结构功率器件、制备方法及电子设备 |