JPS63251998A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特に例えば電気的に
占込み・消去可能な不揮発性半導体記憶装置（以下ＥＥ
ＰＲＯＭという）に関するものである。

〔従来の技術〕

ＥＥＰＲＯＭのコラムラッチとしては、例えばＩＥ［Ｅ
　　ｌ５ＳＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａ
ｌ　　Ｐａｐｅｒｓ　ｐ、１７０（１９８５）に示され
たものがある。

第３図は従来の６４にビットＥＥＦＲＯＭのメモリセル
アレイおよび上記文献に係るコラムラッチを部分的に示
す回路図である。図においてＭＯｌ、Ｍ　　　　Ｍ　　
　は各々１バイトのメモリセルｏ　　　ｉｓ、ｏ・　０
．１ ブロックであり、図示しないがＭ２Ｓ、５１１までの計
８１９２バイトのメモリセルブロックが設けられる。１
バイトは８ビツトより構成され、総計６４にビットとな
る。各１ビツトのメモリセルは選択ゲートトランジスタ
１およびメモリトランジスタ２から成り、選択ゲートト
ランジスタ１のドレインはビットｍ３に、ゲートはワー
ド線４に、ソースはメモリトランジスタ２のトレインに
それぞれ接続される。メモリトランジスタ２のソースは
接地される。ワード線４はメモリセルブロックＭ。。

。・・・のアレイの列数に対応して全部で５１２本設け
られ、Ｘデコーダ５の出力によりいずれか１本が選択さ
れる。

各ビット線３はＹゲートトランジスタ６のソースに接続
され、このＹゲートトランジスタ６のゲートはＹゲート
線７に、ドインはＩ１０線８にそれぞれ接続される。Ｉ
１０線８は各メモリセルブロックＭ。、０・・・に対し
１バイトのデータを同時に入出力可能なように、ｌ１０
ｏ−Ｉ２Ｏ３の８本設けられる。ＹゲートＩａ７はメモ
リセルブロックＭｏ、ｏ・・・のアレイの行数に対応し
て全部で１６６本設られ、Ｙデコーダ９の出力によりい
ずれか１本が選択される。各Ｙゲート線７には、前述し
た各々８個のＹゲートトランジスタ６とは別のＹゲート
トランジスタ１０のゲートが接続され、このＹゲートト
ランジスタ１０のソースはコントロールゲート線１１に
、ドレインはＣＧ線１２にそれぞれ接続される。

また各ワード線４には、前述した各メモリセルの選択ゲ
ートトランジスタ１とは別の、各メモリセルブロックＭ
Ｏ９ｏ・・・ごとに１つの、すなわち１バイトごとに１
つの選択ゲートトランジスタ１３のゲートが接続される
。各選択ゲートトランジスタ１３のドレインは対応のコ
ントロールゲート線１１に、ソースは対応のメモリセル
ブロック内の８個の各メモリトランジスタ２のコントロ
ールゲートにそれぞれ接続される。

各ビット線３の終端には、高圧スイッチ１４ならびに、
インバータ１５およびトランジスタ１６から成るビット
線ラッチ１７が設けらける。インバータ１５はトランジ
スタ１８．１９から成り、トランジスタ１８はディプリ
ーション形である。

トランジスタ１８のドレインには制御信号Ｃ０Ｎ１が与
えられ、そのゲートおよびソースはトランジスタ１９の
ドレインおよびトランジスタ１６のゲートに接続される
。トランジスタ１６．１９のソースは接地され、トラン
ジスタ１６のドレインはビット線３に接続される。

同様に各コントロールゲート線１１の終端には、高圧ス
イッチ２０ならびに、インバータ２１およびトランジス
タ２２から成るコントロールゲート線ラッチ２３が設け
らける。インバータ２１はトランジスタ２４．２５から
成り、トランジスタ２４はディプリーション形である。

トランジスタ２４のドレインには制御信号Ｃ０Ｎ１が与
えられ、そのゲートおよびソースはトランジスタ２５の
ドレインおよびトランジスタ２２のゲートに接続される
。トランジスタ２２．２５のソースは接地され、トラン
ジスタ２２のドレインはコントロールゲート線１１に接
続される。上述したビット線ラッチ１７およびコントロ
ールゲート線ラッチ２３を総称してコラムラッチという
。

第４図は高圧スイッチ１４．２０を詳細に示す回路図で
ある。ビット線３の高圧スイッチ１４はトランジスタ２
６．２７および容量Ｃ１から構成される。トランジスタ
２６のドレインには、図示しないヂャージボンブなどの
高電圧発生源から高電圧■３，１が与えられる。トラン
ジスタ２６のゲートはノードＮ１においてビット線３お
よびトランジスタ２７のソースと接続され、そのソース
ｔよノードＮ２において容量Ｃ１の一方電極およびトラ
ンジスタ２７のゲートおよびドレインと接続される。容
量Ｃ１の他方電極にはチャージアップクロック信号φが
与えられる。またコントロールゲート線１１の高圧スイ
ッチ２０はトランジスタ２８．２９および容ＭＣ２から
成り、その構成は前述したビット線３の高圧スイッチ１
４と同様である。

一方、第３図に示したメモリトランジスタ２のゲートは
２層になっていて、下側のゲートは絶縁体で覆われてお
り、フローティングゲートと呼ばれる。この７０−ティ
ングゲートに正負の電荷を蓄積することにより、メモリ
トランジスタ２のしきい値を変化させ、“０”、“１′
′の２値情報を記憶する。フローティングゲートとトレ
インがオーバラップしている部分の一部の酸化膜は非常
に薄く形成されていて、この薄い酸化膜中を電子をトン
ネルさせ、７０−ティングゲートとドレインとの間でや
り取りする。すなわち、コントロールゲートに高圧を印
加してフローティングゲートに電子を注入し、メモリト
ランジスタ２のしきい値を高い方にシフトさせることを
消去と呼び、情報゛１”が記憶される。またドレインに
高圧を印加してフローティングゲートから電子を引き抜
き、メモリトランジスタ２のしきい値を低い方にシフト
させることをプログラムと呼び、情報“０″が配憶され
る。消去のときはワード線４およびコントロールゲート
線１１に高圧を印加し、ビット線３を接地電位にする。

プログラムのときはワード線４およびビット線３に高圧
を印加し、コントロールゲート線１１を接地電位にする
。

第３図に示すように、１バイトのメモリセルのメモリト
ランジスタ２のコントロールゲートは共通接続されてお
り、プログラムを行うときにはこの８個のメモリセルに
対しまず一括消去が行なわれてすべて“１″が書込まれ
た後、当該８個のうち情報“０”を書込むべきビットの
メモリセルに対し一括プログラム動作を行う。消去およ
びプログラム時に印加される高圧パルスの時間幅は通常
１ミリ秒ないし数ミリ秒程度であるので、１バイトのメ
モリセルにデータを書込むためには１０ミリ秒程度の時
間を要する。したがって、バイトごとに書込みを行なっ
ていたのでは、チップ全体にデータを書込むためには非
常に良い時間を必要とする。

このため、６４にビット以上の高集積ＥＥＰＲＯＭでは
、同一ワード線４上の複数バイト（第３図の例では１６
バイト）について一括書込みを行　　゛なうページモー
ドという機能が備えられており、第５図はそのページモ
ード書込みの簡単なブロック図を示す。ページモード書
込みでは、書込みサイクルは外部書込みサイクルＳ１と
内部書込みサイクルＳ２とに分けられる。外部書込みサ
イクルＳ１は、外部からデバイスにデータを書込むサイ
クルであり、例えばスタティックＲＡＭに書込むのと同
様な方法でアドレス指定を行ない、データを入力する。

しかし、このサイクルでは、入力されたデータはメモリ
セルに書込まれるのではなく、以下に述べるようにして
各ビット線３．コントロールゲート線１１に設けられた
コラムラッチ１９゜２５にとり込まれる。

すなわち外部書込みサイクルＳ１になると、制御信号Ｃ
０ＮＩが電源電圧レベル（５Ｖ）になり、インバータ１
５．２１が活性化される。ＣＧ線１２には電源電圧レベ
ル（“Ｈ１１レベル）の信号が印加され、ｌ１０Ｉｉｉ
８には入力データの反転信号が印加される。またアドレ
ス指定を受けたＹデコーダ９の働きにより、書込みたい
バイトに対応する唯１本のＹゲート線７のみが“ＦＩ　
ＩＴレベルになり、当該バイトのＹゲートトランジスタ
６および１０が導通する。これにより当該バイトのコン
トロールゲート線１１がＣＧ線１２に接続されて“Ｈ”
レベルになるとともに、当該バイトの８本のビット線３
が対応のＩ１０線８にそれぞれ接続されて、入力データ
の“０゛′に対応して“Ｈ”レベル、１″に対応して“
Ｌ″レベルなる。これにより、書込みたいバイトのビッ
ト線３およびコントロールゲート線１１のそれぞれの電
位は、対応のコラムラッチ１７．２３にラッチされる。

すなわち例えばビット線３が“Ｈ”レベルのとき、イン
バータ１５によりトランジスタ１６のゲートには“Ｌ”
レベルが印加され、トランジスタ１６は非導通となる。

これによりＹゲート線７が゛Ｌ″レベルになりＹゲート
トランジスタ６が非導通となった優も、ビット線３は“
Ｈ″レベルフ０−テイング状態に維持される。またビッ
ト線３が１１　Ｌ　ＩＩレベルのときはインバータ１５
の作用でトランジスタ１６が導通することにより、“Ｌ
”レベルがラッチされる。コントロールゲート線１１の
ラッチについても同様である。

次に別のアドレス指定を行ない、データを入力すること
により、同一ワード線４上の別の書込みたいバイトに対
応するコラムラッチ１７．２３にその情報をラッチする
。このような動作を繰り返すことにより、１ペ一ジ分の
書込み情報をコラムラッチ１７．２３に蓄積する。すな
わちコラムラッチ１７．２３の役目は、データを更新す
べきバイトのコントロールゲート線１１の電位をほぼ電
源電圧レベル（“Ｈ”レベルフローティング状態）に保
ち、またデータ“０”を書込みたいビットのビット線３
の電位をほぼ電源電圧レベルに保つことである。この外
部書込みサイクルＳ１の継続する期間はタイマー王によ
り制御されている。

外部書込みサイクルＳ１が終了すると自動的に内部書込
みサイクルＳ２に移る。このサイクルでは、内部でチャ
ージポンプなどを用いて高電圧■卸が発生され、コラム
ラッチ１７．２３にラッチされているデータをもとに、
高圧スイッチ１４゜２０によりビット線３．コントロー
ルゲート線１１が高圧に昇圧され、１ペ一ジ分のメモリ
セルの消去およびプログラムが一括して行なわれる。詳
細は後述するが、まず消去サイクルにおいて消去が、１
ページのうち書換えたいバイトの全メモリセルについて
一括して行なわれ、次にプログラムサイクルにおいてプ
ログラムが、前記書換えたいバイトのうら°０″を書込
むべきビットのメモリセルに対して一括して行なわれる
。

消去サイクルでは高電圧Ｖ１，２が２０Ｖまで立上り、
チャージアップクロック信号φがＯＶ、５■に発振を始
める。書換えを行なうべきバイトすなわち、外部書込み
サイクル時にコントロールゲート線１１が″゛Ｈ″Ｈ″
レベルフローテイング状態チされているバイトでは、対
応の高圧スイン％２０のトランジスタ２８がいくぶん導
通しており、したがってチャージアップクロック信号φ
の印加により、次のようにして当該バイトのコントロー
ルゲート線１１の電位が高電圧に立上がる。

すなわち、まずクロック信号φが５ｖになったときに、
容量Ｃ２の容量結合によりノードＮ４がチャージアップ
する。このときそのノードＮ４の電位からトランジスタ
２９のしきい値電圧ＶＴ１１だけ下った電位がノードＮ
３の電位となり、その電位になるとトランジスタ２８を
通じてノードＮ４が充電される。そしてクロック信号φ
がＯＶになり、ある電位でノードＮ３．Ｎ４は安定する
。その模クロック信号φが再び５■になると、前と同様
にして容量Ｃ２の容量結合によりノードＮ４がさらにチ
ャージアップされ、ノードＮ３の電位が上昇する。以模
この動作を繰り返すことによりノードＮ３．Ｎ４の電位
は上昇していき、ノードＮ３すなわちコントロールゲー
ト線１１の電位は最終的にＶ　ｐｐ　＋　Ｖ　Ｔ□まで
上昇する。このように高電圧ＶＰＰを高圧スイッチ２０
でスイッチングしてコントロールゲート線１１の電位を
高圧に立ち上げるのは、高電圧■ＰＰがチャージポンプ
等を用いてチップ上で発生され、その電流供給能力が限
られているためである。

一方、アドレス指定を受けたＸデコーダ５の働きにより
、書換えを行なうべきページに対応する唯１本のワード
線４のみが、消去サイクルおよび次のプログラムサイク
ルの同高電圧となっており、当該ワード線４上の選択ゲ
ートトランジスタ１および１３が導通している。これに
より上述したようにコントロールゲート線１１が高圧に
立ち上がると、前記導通している選択ゲートトランジス
タ１３を介してメモリトランジスタ２のコントロールゲ
ートに高圧が印加され、書換えを行なうべきバイトの全
メモリセルの一括消去が行なわれる。

消去サイクルが終了するとプログラムサイクルに移る。

プログラムサイクルでは、高電圧■、−が２０Ｖまで立
上がり、消去サイクルと同様にチャージアップクロック
信号φの発振が始まる。

“ＯＮを書込みたいビットに対応するビット１１３はＨ
”レベル７０−ティング状態にラッチされているため、
対応の高圧スイッチ１４のトランジスタ２６はいくぶん
導通しており、したがってクロック信号φの印加により
高圧スイッチ１４が前述と同様に作動して、ビット線３
は高電圧に立上がる。これにより“０″を書込むべきメ
モリセルのメモリトランジスタ２のドレインに高電圧が
印加されてプログラムが行なわれる。

〔発明が解決しようとする問題点〕

従来の半尋体記憶装置は以上のように構成されているた
め、チャージポンプ等の高電圧発生源によりチップ上で
発生された高電圧Ｖ、、１　、　Ｖ、、２を、チップ上
のすべての高圧スイッチ１４．２０に伝える必要がある
。そのための信号線としてはアルミの他、配線領域によ
ってはポリシリコンが用いられ、特にポリシリコンはア
ルミに比べてシート抵抗、容量等が大きいことから、前
記高電圧発生源から各高圧スイッチ１４．２０に至るま
での信号線の時定数にかなりの差がでてくる。このため
チップ上において高電圧発生源から近い所と遠い所とで
は、ｇ電圧の立上りのなまり方、すなわちその波形にか
なりの差が生じる。このため印加後しばらくの間は高電
圧に立上ったビット線３やコントロールゲート線１１の
電圧値に差が生じ、その結果プログラムされたメモリト
ランジスタ２のしきい値のシフト母に差が生じるという
問題点があった。また高電圧発生源から遠い所の波形で
十分に消去プログラムに対応できるようにすると、近い
所の波形はその立上り方が急峻でありかつパルス幅も長
くなることからストレスがきつくなり、そのような波形
が印加されるメモリトランジスタでは薄い酸化膜の部分
での劣化が起こりやすくなるという問題点もあった。

この発明は上記のような問題点を解消するためになされ
たもので、情報書込み時にビット線やコントロールゲー
ト線などの所定の信号線に印加される高電圧波形を均一
にし、かつその値を適正な一定値に保つことができる半
導体記憶装置を提供することを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、高圧スイッチと所定
の信号線との間にトランスファゲートトランジスタを設
け、そのゲート電圧により情報書込み時に高圧スイッチ
から所定の信号線を介してメモリトランジスタに伝わる
高電圧を制御するようにしている。

（作用） この発明におけるトランスファゲートトランジスタは、
情報書込み時に所定のゲート電圧が与えられ、高圧スイ
ッチで発生される高電圧をビット線やコント０−ルゲー
ト線などの所定の信号線を介してメモリトランジスタに
伝える際に、その波形を整形しかつその高電圧値を上記
与えられたグー１〜電圧に応じて適正な一定値に維持す
る。

〔実施例〕

第１図はこの発明による半導体記憶装置の一実施例を示
す回路図であり、特にコラムラッチおよびその周辺の回
路部分のみを示すものである。図において１４．２０は
高圧スイッチ、１７．２３はそれぞれビットｎ３および
コントロールゲート線１１のコラムラッチであり、いず
れも第３図。

第４図の従来回路と同様の構成を有している。高圧スイ
ッチ１４とビット線３との間には、ドレインがノードＮ
１に、ソースがビット線３にそれぞれ接続されたトラン
スファゲートトランジスタ３０が配置され、該トランス
ファゲートトランジスタ３０のゲートには制御信号ＣＯ
Ｎ２が与えられる。また高圧スイッチ２０とコントロー
ルゲート線１１との間には、ドレインがノードＮ３に、
ソースがコントロールゲート線１１にそれぞれ接続され
たトランスファゲートトランジスタ３１が配置され、該
トランスファゲートトランジスタ３１のゲートには制ｍ
＋信号Ｃ０Ｎ３が与えられる。

ビット線３およびコントロールゲート線１１を越えた先
の部分の回路は第１図では省略しであるが、例えば第３
図の従来回路と同様に構成されている。

第２図は第１図の回路の動作を説明するためのタイミン
グチャートである。以下、第１図および第２図ならびに
従来回路を示す第３図および第４図を参照しつつ、この
発明の一実施例の動作について説明する。

外部書き込みサイクルが始まると、ＣＧ線１２は第２図
ａに示すように“Ｈ”レベルに保たれ、１１０線８の電
位は入力データの“１″、“０″に応じて、それぞれ“
Ｌ”、“Ｈ″と変化する。

第２図においては、入力データとして“０”が入力され
、ｂに示すようにｌ１０１！８がＨ”になった状態を示
している。成るＹアドレスの組合せに対して、Ｙデコー
ダ９の働きにより唯１本のＹゲート線７が第２図Ｃに示
すように“ＨＩ＋となり、当該Ｙゲート線７上のＹゲー
トトランジスタ６゜１０がそれぞれ導通する。それによ
って、Ｉ１０線８と前記Ｙアドレスの組合せにより選択
されたバイトの各ビット線３とが接続されるとともに、
ＣＧ線１２と当該選択されたバイトのコント０−ルゲー
ト線１１とが接続される。これによりコントロールゲー
ト線７が第２図ｄに示すように“ＨＩＩレベルになると
ともに、ビット線３が第２図ｅに示すように、入力デー
タの“０″に対応して“Ｈ”レベルになり、また図示し
ないが入力データの“１″に対応して“Ｌ”レベルにな
る。

外部書込みサイクルの間、制御信号ＣＯＮ２゜Ｃ０Ｎ３
はそれぞれ第２図ｆ、０に示すように“Ｈ”レベルに保
たれ、その結果、トランスファゲートトランジスタ３０
．３１が導通する。それによって、前記選択されたバイ
トのビット線３およびコントロールゲート線１１のそれ
ぞれの電位は、ビット線ラッチ１７およびコントロール
ゲート線ラッチ２３にラッチされる。このような処理が
同一ワード線４上の、すなわち同一ページの書換えたい
すべてのバイトに対して行なわれる。

外部書込みサイクルが終了すると消去サイクルに入る。

消去サイクルでは、高電圧ｖＰＰが第２図りに示すよう
に、２０Ｖまで立上がり、第２図ｉに示すようにチ１？
−シアツブクロック信号φの発振が始まる。また、ｉｌ
Ｊ　ｗＪ信号Ｃ０Ｎ３も第２図ｊに示すように、２０Ｖ
まで立上がり、以下に説明するように高圧がトランスフ
ァゲートトランジスタ３１を介してコントロールゲート
ｌ１ｉ１７に与えられる。一方、消去サイクルの問、制
御信号ＣＯＮ２は第２図ｋに示すように、１１　Ｌ”レ
ベルに保たれている。このためトランスファゲートトラ
ンジスタ３０は非導通となり、ビット線３には高圧は伝
わらず、第２図１に示すようにＬ”レベルに保たれる。

このビット線３を“Ｌ　１１レベルに保つ手段について
は図示していないが、例えばビット線３と接地との間に
トランジスタを挿入し、そのゲートに与える信号により
該トランジスタを導通させてビット線３を接地する等す
ればよい。また消去サイクル時はＹゲートトランジスタ
６およびトランスファゲートトランジスタ３０は非導通
状態にあるので、接地することなく７０−ティング状態
のままとすることもできる。

虐換えたいバイトのコントロールゲート線１１は“ＨＩ
Ｉレベル７０−ティング状態にラッチされているので、
対応の高圧スイッチ２０のトランジスタ２８はいくぶん
導通しており、したがってチャージアップクロック信号
φが容量Ｃ２に印加されることにより当該高圧スイッチ
２０が作動し、書換えたいバイトのコントロールゲート
線１１は第２図ｍに示すように、高電圧に立上がる。ま
た第２図のタイミング図には図示しないが、成るＸアド
レスの組合せに対してＸデコーダ５の働きにより、書換
えたいページに相当する唯１本のワード線４が高電圧と
なっており、当該ワード線４上の選択ゲートトランジス
タ１．１３がそれぞれ導通している。これにより国換え
たいバイトの全メモリトランジスタ２のコントロールゲ
ートに高圧パルスが印加されて消去が行なわれる。

このとき、＾圧スイッチ２０からコントロールゲート線
１１に伝わる高電圧は制御信号ＧＯＮ３により制御され
たものとなっており、したがってチャージポンプ等のＢ
ＴＵ圧発生源から各高圧スイッチ２０に至るもでの■ｐ
ｐ信号線の距離の大小による時定数の違いにかかわらず
、すべてのコントロールゲートＦ！１１に対して均一な
値および波形の高電圧を伝えることが可能となる。すな
わち、トランスファゲートトランジスタ３１のゲートに
与−えられる制御信号Ｃ０Ｎ３を、ＶＯ６信号線の最も
長くなる所の（すなわち時定数が最も大きく高電圧波形
が最もなまる所の）高電圧波形よりも早く立上がること
がないようにしておけば、コントロールゲート線１１に
伝わる高電圧の値および波形はすべて制御信号Ｃ０Ｎ３
により制御された均一なものとなる。これによりすべて
のメモリトランジスタ２のしきい値シフト量を均一にし
、かつメモリトランジスタ２に過度のストレスを与えな
いようにすることができる。

消去サイクルが終了すると、制御信号Ｃ０Ｎ３は第２図
ｍに示すようにＬ　９ルベルになり、トランスフ７ゲー
トランジスタ３１は非導通となって、コントロールゲー
ト線１１に高電圧は伝わらず、次のプログラムサイクル
の間、コントロールゲート線１１は第２図０に示すよう
に、１４　Ｌ　ＩＴレベルに保たれる。このコントロー
ルゲート線７を“し”レベルに保つ手段については図示
していないが、上述したビット線３を“Ｌ”レベルに保
つのと同様の手段によることができる。

プログラムサイクルでは、第２図ｍに示すように高電圧
ＶＰＰが２０Ｖまで立上がり、また第２図ｑに示すよう
に制御信号ＣＯＮ２が高電圧に立上がる。チャージアッ
プクロック信号φは発振を続けている。“０″を書き込
みたいビットのビット線３は１“ＨＩ！レベルフローテ
ィング状態にラッチされているので、対応の高圧スイッ
チ１４のトランジスタ２６はいくぶん導通しており、し
たがってチャージアップクロック信号φが容量Ｃ１に印
加されることにより当該高圧スイッチ１４が作動し、′
Ｏ″を書込みたいビットのビット線３は第２図ｒに示す
ように、高電圧に立上る。また前述したように、書換え
たいページに相当する唯１本のワード線４が高電圧とな
っており、該ワード線４上の選択ゲートトランジスタ１
．１３が導通している。これにより“０”を書込みたい
全ビットのメモリトランジスタ２のドレインに高圧パル
スが印加されてプログラムが行なわれる。このとき、高
圧スイッチ１４からビット線３に伝わる高電圧は、前述
したコントロールゲート線１１の場合と同様、制御信号
ＣＯＮ２により１．ＩＩ御され均一化されたものとなっ
ている。

〔発明の効果〕

以上説明したように、この発明によれば、情報書込み時
にビット線やコントロールゲート線などの所定の信号線
に伝わる高圧スイッチからの高電圧を、高圧スイッチと
上記所定の信号線・との間に設けたトランス７７ゲート
トランジスタのゲート電圧で制御するように構成したの
で、上記所定の信号線に印加される高電圧をチップ内で
適正な一定値に均一化でき、波形整形も行なえることに
より、すべてのメモリトランジスタに対する消去。

プログラム電圧を常に適正な値および波形に保つことが
できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はそ
の動作を示すタイミングチｔＦ−ト、第３図および第４
図は従来の半導体記憶装置を示す回路図、第５図はベー
ジモード書込みサイクルを示すブロック図である。 図において、２はメモリトランジスタ、３はビット線、
１１はコントロールゲート線、１４．２０は高圧スイッ
チ、３０．３１はトランスファゲートトランジスタ、Ｃ
ＯＮ２．Ｃ０Ｎ３は制御信号である。 なお、各図中同一符号は同一または相当部分を示す。 代理人　　　大　　岩　　増　　雄 ３−−−ビット線 １１−−−コントロールケ―ト見に １４．２０−一一島μ又イア号二 ３０．３１−）フンスフＴケ“−トランジスゲＣＯＮ２
．Ｃ０Ｎ５−−−１１１１ｑイ畠１シ′第４図 第５　図 手続補正書（自発）

Claims (1)

【特許請求の範囲】
1. （１）情報書込み時に高圧スイッチで発生する高電圧を
   所定の信号線を介してメモリトランジスタに伝える半導
   体記憶装置において、前記高圧スイッチと所定の信号線
   との間にトランスファゲートトランジスタを設け、その
   ゲート電圧により前記高圧スイッチから所定の信号線に
   伝わる高電圧を制御するようにしたことを特徴とする半
   導体記憶装置。