JPH0457296A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野） この発明は半導体記憶装置に関し、特に例えば電気的に
書込み・消去可能な不揮発性半導体記憶装置（以下ＥＥ
ＦＲＯＭという）に関するものである。 ［従来の技術〕 ＥＥＰ’ＲＯＭのコラムラッチとしては、例えばＩＥＥ
Ｅ　ｌ５ＳＣＣＤｉｑｅｓｔ　ｏｆ’　Ｔｅｃｂｎｉｃ
ａｌ　Ｐａｐｅｒｓ　ｐ、１７０（１９８５）　Ｋ示さ
れたものがある。 第２図は従来の６４にビットＦＢＰＲＯＭのメモリセル
アレイおよび上記文献に係るコラムラッチを部分的に示
す回路図である。図においてＭＯ９ｎ　＋　ｖｌａ、　
Ｏｓ　ＭＱ、　Ｉは各々１バイトのメモリセルブロック
図であね、図示しないがＭｔｓ　ｓｏまでの計８１９２
バイトのメモリセルブロックが設けられる。１バイトは
８ビツトよ抄構成され、総計６４にビットとなる。各１
ビツトのメモリセルは選択ゲートトランジスタ１および
メモリトランジスタ２かう成り、選択ゲートトランジス
タ１のドレインはビット線３に、ゲートはワード線４に
、ソースはメモリトランジスタ２のドレインにそれぞれ
接続される。メモリトランジスタ２のソースは接地され
ムワードＪｉｌ１４ハメモリ七ルブロックＭｏ＋”−１
０７Ｌ／イの列数に対応して全部で５１２本設けられ、
Ｘデコーダ５の出力によりいずれか１本が選択される。 各ビット線３はＹゲートトランジスタ６のソースに接続
され、このＹゲートトランジスタ６のゲートはＹゲート
線７に、ドレインはＩ１０線８にそれぞれ接続される。 Ｉｌｏ　Ｍ　８は各メモリセルプロツクＭＯ１０・・・
Ｋ対し１バイトのデータを同時に入出力可能なように、
Ｉｌｏ　ｏ−、−Ｉｌｏ　７の８本設けられる・Ｙゲー
ト線７はメモリセルブロックＭｌｌ、　ｎ−ｏ　ｙ　ｖ
イの行数に対応して全部で１６６本設られ、Ｙデコーダ
９の出力によりいずれか１本が選択される。 各Ｙゲート線７には、前述した各々８個のＹゲートトラ
ンジスタ６とは別のＹゲートトランジスタ１０のゲート
が接続され、このＹゲートトランジスタ１０のソースは
コントロールゲート線１１にドレインはＣＧ線１２にそ
れぞれ接続される。 また各ワード線４には、前述した各メモリセルの選択ゲ
ートトランジスタ１とは別の、各メモリセルブロックＭ
Ｏ１０・・・ごとに１つの、すなわち１バイトごとに１
つの選択ゲートトランジスタ１３のゲートが接続される
。各選択ゲートトランジスタ１３のドレインは対応のコ
ントロールゲート線１１に、ソースは対応のメモリセル
ブロック内の８個の各メモリトランジスタ２のコントロ
ールゲートにそれぞれ接続される。 各ビット線３の終端には、高圧スイッチ１４ならびに、
インバータ１５およびトランジスタ１６から成るビット
線ラッチ１７が設けられる。インバータ１５はトランジ
スタ１８．１９かう成す、トランジスタ１８はデイプリ
ージョン形である。 トランジスタ１８のドレインには制御信号Ｃ０Ｎ１が与
えられ、そのゲートおよびソースはトランジスタ１９の
ドレインおよびトランジスタ１６のゲートに接続される
。トランジスタ１６．１９のソースは接地され、トラン
ジスタ１６のドレインはビット線３に接続される口 同様に各コントロールゲート線１１の終端には高圧スイ
ッチ２０ならびに、インバータ２１およびトランジスタ
２２から成るコントロールゲート線ラッチ２３が設けら
れる。４　：／／＜−１１２１ハトフンジヌタ２４，２
５から成り、トランジスタ冴はデイプリージョン形であ
る。トランジスタ２４のドレインには制御信号Ｃ０ＮＩ
が与えられ、そのゲートおよびソースはトランジスタ２
５のドレインおよびトランジスタ２２のゲートに接続さ
れる。トランジスタ２２．２５のソースは接地されトラ
ンジスタ２２のドレインはコントロールゲート線１１に
接続される。上述したビット線ラッチ１７およびコント
ロールゲート線ラッチ２３を総称シテコラムラッチとい
う。 第３図は高圧スイッチ１４．２０を詳細に示す回路図で
ある。ピットＭ３の高圧スイッチ１４はトランジスタ２
６．２７および容量Ｃ１から構成される。トランジスタ
２６のドレインには、図示しないチャージポンプなどの
高電圧発生源から高電圧Ｖｐｐ　１が与えられる。トラ
ンジスタ２６のゲートはノードＮＩにおいてビット線３
およびトランジスタ２７のソースと接続され、そのソー
スはノードＮ２において容量Ｃ１の一方電極およびトラ
ンジスタ２７のゲートおよびドレインと接続される、容
量Ｃ１の他方電極にはチャージアップクロック信号−が
与えられる。またコントロールゲート線１１の高圧スイ
ッチ２０はトランジスタ２８．２９および容量Ｃ２から
成り、その構成は前述したビット線３の高圧スイッチ１
４と同様である。 一方、第２図に示したメモリトランジスタ２のゲートは
２層になっていて、下側のゲートは絶縁体で覆われてお
り、フローティングゲートト呼ばれる。このフローティ
ングゲートに正負の電荷を蓄積することにより、メモリ
トランジスタ２のしきい値を変化させ、＃　Ｏａ　、　
ａ　１　ｍの２値情報を記憶する。フローティングゲー
トとドレインがオーバラップしている部分の一部の酸化
膜は非常に薄く形成されていて、この薄い酸化膜中を電
子をトンネルさせ、フローティングゲートとドレインと
の間でやり取りする。すなわち、コントロールゲーＮＫ
高圧を印加してフローティングゲートに電子を注入し、
メモリトランジスタ２のしきい値を高い方にシフトさせ
ることを消去と呼び、情報１１“が記憶される。またド
レインに高圧を印加してフローティングゲートから電子
を引き抜き、メモリトランジスタ２のしきい値を低い方
にシフトさせることをプログラムと呼び、情報＃０＃が
記憶される、消去のときはワード線４およびコントロー
ルゲート線１１に高圧を印加し、ビット線３を接地電位
する。プログラムのときはワード線４およびビット線３
に高圧を印加し、コントロールゲート線１１を接地電位
にする。 第２図に示すように、１バイトのメモリセルのメモリト
ランジスタ２のコントロールゲートは共通接続されてお
り、プログラムを行うときにはこの８個のメモリセルに
対しまず一括消去が行なわれてすべて”１＃が書込まれ
た後、当該８個のうち情報“０“を書込むべきビットの
メモリセルに対し一括ブログラム動作を行う。消去およ
びプログラム時に印加される高圧バルクの時間幅は通常
１ミリ秒ないし数ミリ秒程度であるので、１バイトのメ
モリセルにデータを書込むためには１０ミリ秒程度の時
間を要する。したがって、バイトごとに書込みを行なっ
ていたのでは、チップ全体にデータを書込むためには非
常に長い時間を必要とす＆このため、６４にビット以上
の高集積ＥＥＰＲＯＭでは、同一ワード線４上の複数バ
イト（第３図の例では１６バイト）について−括書込み
を行なうベージモードという機能が備えられており、第
４図はそのベージモード書込みの簡単なブロック図を示
す。ページモード書込みでは、書込みサイクルは外部書
込みサイクルＳ１と内部書込みサイクルＳ２とに分けら
れる。外部書込みサイクルＳ１は、外部からデバイスに
データを書込むサイクルであり、例えばスタティックＲ
ＡＭに書込むのと同様な方法でアドレス指定を行ない、
データを入力する。しかし、このサイクルでは、入力さ
れたデータはメモリセルに書込まれるのではなく、以下
に述べるようにして各ビット線３．コントロールゲート
線１１に設けられたコラムラッチ１９２５にとり込まれ
る。 すなわち外部書込みサイケ／Ｌ’ＳＩになると、制御信
号Ｃ０ＮＩが電源電圧レベル（５ｖ）になりインバータ
１５．２１が活性化される。ＣＧ線１２には電源電圧レ
ペＡ／（“Ｈゝ　レベル）の信号が印加され、エフ０線
８には入力データの反転信号が印加される。またアドレ
ス指定を受けたＹデコーダ９の働きにより、書込みたい
バイトに対応する唯１本のＹゲート線７のみが″Ｈルベ
ルにな抄、当該バイトのＹゲートトランジスタ６および
１０が導通する。これにより当該バイトのコントロール
ゲート線１１がＣＧ線１２に接続されて“Ｈ”レベルに
なるとともに、当該バイトの８本のビット線３が対応の
Ｉ１０線８にそれぞれ接続されて、入力データの“０”
に対応して“１ｉルベル、′ｌ°に対応して“Ｌ”レベ
ルになる。これにより、書込みたいバイトのビット＆ｌ
！３およびコントロールゲート線１１のそれぞれの電位
は、対応のコラムラッチ１７．２３にラッチされる。す
なわち例えばビット線３が“Ｒ”レベルのとき、インバ
ータ１５によりトランジスタ１６のゲートには“Ｌ”レ
ベルが印加され、トランジスタ１６は非導通となる。こ
れによりＹゲート線７が“Ｌ”レベルになりＹゲートト
ランジスタ６が非導通となった後も、ビット線３は″Ｒ
ルベルフローティングの状態に維持される。またビット
線３が”Ｌ”レベルのときはインバータ１５０作用でト
ランジスタ１６が導通するこトニよ抄、゛Ｌ″レベルが
ラッチされる。コントロールゲート線１１のラッチにつ
いても同様であム次に別のアドレス指定を行ない、デー
タを入力するととＫより、同一ワード線４上の別の書込
みたいバイトに対応するコラムラッチ１７．２３にその
情報をラッチする。このような動作を繰り返すことによ
り、１ペ一ジ分の書込み情報をコラムラッチ１７．２３
に蓄積する。すなわちコラムラッチ１７．２３の役目は
、データを更新すべきバイトのコントロールゲート線１
１の電位をほぼ電源電圧レベル（“Ｈ”レベルフローテ
インク状態）に保ち、またデータ“０”を書込みたいビ
ットのビット線３の電位をほぼ電源電圧レベルに保つこ
とである。この外部書込みサイクルＳ１の継続する期間
はタイマーＴにより制御されている。 外部書込みサイクルＳ１が終了すると自動的に内部書込
みサイクルＳ２に移る。このサイクルでは、内部でチャ
ージポンプなシを用いて高［圧ＶＤＤが発生され、コラ
ムラッチ１７．２３にラッチされているデータをもとに
、高圧スイッチ１４゜２０によりビット線３１　コント
ロールゲート線１１が高圧に昇圧され、１ペ一ジ分のメ
モリセルの消去およびプログラムが一括して行なわれる
。詳細は後述するが、まず消去サイクルにおいて消去が
１ページのうち書換えたいバイトの全メモリセルについ
て一括して行なわれ、次にプログラムサイクルにおいて
プログラムが、前記書換えたいバイトのうち“０”を書
込むべきビットのメモリセルに対して一括して行なわれ
る。 消去サイクルでは高電圧Ｖｐｐ　２が２０Ｖまで立上り
、チャージアップクロック信号−がＯｖ、５Ｖに発振を
始める。書換えを行なうべきバイトすなわち、外部書込
みサイクル時にコントロールゲー）線１１が“Ｈ″レベ
ルフローテイング状態ラッチされているバイトでは、対
応の高圧スイッチ２０のトランジスタ２８がいくぶん導
通しておりしたがってチャージアップクロック信号−の
印加により、次のようにして当該バイトのコントロール
ゲート線１１の電位が高電圧に立上がる。 すなわち、まずクロック信号−が５Ｖになったときに、
容量Ｃ２の容量結合によりノードＮ４がチャージアップ
する。このときそのノードＮ４の電位からトランジスタ
２９のしきい値電圧ＶＴＨだけ下った電位がノードＮ３
の電位となり、その電位になるとトランジスタ２８を通
じてノードＮ４が充電される。そしてクロック信号−が
Ｏｖになりある電位で７−ドＮ３．Ｎ４は安定する。そ
の後クロック信号−が再び５ｖになると、前と同様にし
て容量Ｃ２の容量結合によりノードＮ４がさらにチャー
ジアップされ、ノードＮ３の電位が上昇する。以後この
動作を繰り返すことによりノードＮ３．Ｎ４の電位は上
昇していき、ノードＮ３すナワチコントロールゲート線
１１の電位は最終的に’Ｖｐｐ　＋　ＶＴＲまで上昇す
る。このように高電圧Ｖｐｐを高圧スイッチ２０でスイ
ッチングしてコントロールゲート線１１の電位を高圧に
立ち上げるのは、高電圧Ｖｐｐがチャージポンプ等を用
いてチップ上で発生され、その電流供給能力が限られて
いるためである。 一方、アドレス指定を受けたＸデコーダ５の働きにより
、書換えを行なうべきページに対応する唯１本のワード
線４のみが、消去サイクルおよび次のプログラムサイク
ルの間高電圧となっており、当該ワード線４上の選択ゲ
ートトランジスタ１および１３が導通している。これに
より上述したようにコントロールゲート線１１が高圧に
立ち上がると、前記導通している選択ゲートトランジス
タ１３を介してメモリトランジスタ２のコントロールゲ
ートに高圧が印加され、書換えを行なうべきバイトの全
メモリセルの一括消去が行なわれる。 消去サイクルが終了するとプログラムサイクルに移る。 プログラムサイクルでは、高電圧Ｖｐｐ　１が２０Ｖま
で立上がり、消去サイクルと同様にチャージアップクロ
ック信号−の発振が始まる。 “０”を書込みたいピッ）Ｋ対応するビット線３は“Ｈ
”レベルフローティング状類にラッチされているため、
対応の高圧スイッチ１４のトランジスタ２６はいくぶん
導通しており、したがってクロック信号φの印加により
高圧スイッチ１４が前述と同様に作動して、ビット線３
は高電圧に立上がる。 これにより“０”を書込むべきメモリセルのメモリトラ
ンジスタ２のドレインに高電圧が印加されてプログラム
が行なわれる。 なお、ＥＥＦＲＯＭでは、書き込みにトンネルという現
象を用いて、トンネル酸化膜に高電界を印加するため、
書き換え回数に制限があり、通常１万から１０万回であ
る。 〔発明が解決しようとする課題〕 従来の半導体記憶装置は上記の様に構成されているので
、書込みを行なう時に一旦アドレスとデータを入力して
しまったら、そのアドレスのデータを書き換える必要が
ない、つまりデータの書き換えを寮際には行なう必要が
なくても、メモリセルは一旦消去され、同じデータを書
き込んでおりデータを書き換える必要がないのに、書き
換えが１回行なわれたことになり、書き換え回数に制限
のあるＥＢＦＲＯＭとしては非常にむだなことであると
いう問題点があった。 この発明は上記のような問題点を解決するためになされ
たもので、データの書き換えを行なわないアドレスを選
択してしまっても、データの書き換えが寮際には行なわ
れないと判断したら、アドレスの選択を解除し、無駄な
書き換えを行なわないようにするＥＥＦＲＯＭ装置を得
ることを目的とする。 〔課題を解決するための手段〕 この発明に係る半導体記憶装置は、書込まれている記憶
情報と書込もうとする記憶情報とを比較する手段を備え
、両者情報が一致したときアドレスの記憶情報の書き換
えを行わない構成としたものである。

【作用】

この発明に係る半導体記憶装置は、現在書き込まれてい
るデータと書き込もうとしているデータを比較し、それ
らが一致した時にはそのアドレスの選択を解除すること
によりむだな書き換えを行なわなくてすむようにしたも
のである。 〔実施例〕 以下、この発明の一実施例を図について説明する。第１
図はこの発明に係る半導体記憶装置の一実施例を示すブ
ロック図であり、特にメモリセルアレイ周辺部分のみを
示すものである。図において３〜１２．１４．１７．２
０．２３は従来のものと同様である。３０はメモリセル
アレイ、３１はセンスアンプ、３２は入力データラッチ
、３３は入力バッファ、３４はコンパレータ、３５はコ
ンパレータ３４の出力、３６は出力バッファ、３７はセ
ンスアンプ３１の出力、３８は入力データラッチ３２の
出力、３９はＣＧ発生回路である。 次に動作について説明する。外部書き込みサイクルが始
まると、アドレス指定を受けたＹデコーダ９の働きによ
り、書込みを行ないたいバイトの、現在書込まれている
データがセンスアンプ３１を介して出力される。また、
書込みたいデータは入カバソファ３３を通じて入力デー
タラッチ３２にとり込まれる。そして、これらの信号、
すなわちセンスアンプ３１の出力３７と入力データラッ
チ３８の出力をコンパレータ３４にて比較する。 このコンパレータ３４にて両信号の出力が一致すれば、
アドレスは選択したものの実際には書き換えを行なわな
くてもよいものと判断する。両信号の出力が一致しなけ
れば書き換えは当然性なうものと判断する。 書き換えを行なわなくてもよいと判断したコンパレータ
の出力３５は、ＣＧ発生回路３９、Ｙゲート１０を介し
てコントロールゲート線ラッチ２３に入力され、現在、
選択されて＃Ｈルベルになっているラッチの電位を解除
する。 また、書き換えの必要ありと判断したコンパレータの出
力３５は、コントロール線ラッチ２３に入力されても、
選択されて＃Ｈ″レベルになっているラッチの電位を解
除することはできず、そのまま選択された状態を保持す
る。 その後、コラムラッチ１７に入力データフツチ３２から
のデータがＹゲートを通じて入力される。すなわち、コ
ンパレータ出力３５が＃Ｌ”Ｖベルになると、インバー
タ４０によって反転した信号（“Ｈ７レベル）によって
、入力データフツチ３２の出力３８とＹゲート６をつな
ぐトヲンヌファゲートトランジヌタ４１がオンして両者
がつながりコラムラッチに入力されるっ このして外部サイクルが完了すると、内部書込みサイク
ルに入り書込みを完了する。 〔発明の効果〕 以上のようにこの発明によれば、情報書き換え時に、現
在書き込まれている情報と、今から書き込もうとする情
報を比較することが出来、その比較において両情報が一
致した時には、そのアドレスの選択を解除し、実際には
書き換えが行なわれなくしたのでむだな書き換えを行な
わなくてすみ信頼性向上にも非常に役立つという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置のブロ
ック図、第２図及び第３図はそれぞれ従来の半導体記憶
装置の回路図、第４図はベージモード書込みサイクルを
示すブロック図である。 図において、３０はメモリセル、３１はセンスアンプ、
３２は入力データラッチ、３３は入力バッファ、３４は
コンパレータ、３６は出力バッファである。 なお、各図中同一符号は同一または相当部分を示す。 ）＋　〜　Ｃつ＋噂　Ｎ

Claims (1)

【特許請求の範囲】
1. 　記憶情報を書き換えするものにおいて、現在書き込ま
   れている記憶情報と書き込もうとする記憶情報とを比較
   する手段を備え、上記両情報を比較して両情報が一致と
   判断した時にはそのアドレスの記憶情報の書き換えを行
   なわなくてすむようにしたことを特徴とする半導体記憶
   装置。