JPS6325437B2 - - Google Patents
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- JPS6325437B2 JPS6325437B2 JP11874281A JP11874281A JPS6325437B2 JP S6325437 B2 JPS6325437 B2 JP S6325437B2 JP 11874281 A JP11874281 A JP 11874281A JP 11874281 A JP11874281 A JP 11874281A JP S6325437 B2 JPS6325437 B2 JP S6325437B2
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- Japan
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- memory
- output
- circuit
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- 239000003990 capacitor Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 5
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 8
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 241000288902 Lemur catta Species 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Landscapes
- Read Only Memory (AREA)
Description
本発明はメモリからのデータを読取るメモリ出
力読取回路に関する。 一般に半導体メモリ、例えばリードオンリメモ
リROMからデータを読み出すには、メモリセル
からデータ線に導びかれるデータをセンスアンプ
にて検出するようにしている。ところが従来、電
源電圧の変動、温度変化、トランジスタの閾値電
圧のバラツキ等によつてセンス（反転）レベルマ
ージンが減少して、ROMデータの読み出しは
種々の条件下において安定した特性を得ることが
難しかつた。 本発明は上記の事情に鑑みてなされたもので、
入力データの最悪基準レベルHMIN、
LMAXを任意に設定できるリフアレンス回路を
設け、このリフアレンス回路からの基準レベル
HMIN、LMAXから出力データの反転（セン
ス）レベルを設定できるセンスアンプ回路を設け
る回路構成とすることによつて、メモリからデー
タを読み出す際にメモリセルのトランジスタの閾
値電圧のバラツキ、電源電圧、温度等の変動によ
る反転レベルマージンの減少を防止でき、安定な
データ検出動作特性を得るメモリ出力読取回路を
提供することを目的とする。 以下、図面を参照して本発明の一実施例を説明
する。 第１図において、１は複数個のメモリセルがマ
トリクス状に配設され、アドレス入力によりメモ
リセルが選択されるROM、２はこのROM１の
メモリセルと同じメモリセルを２個使用し、基準
データの電位レベルを設定するリフアレンス回路
である。このリフアレンス回路２のメモリセルの
１つは、データのハイレベル“１”の最低電位
HMIN、他のメモリセルはデータのローレベル
“０”の最大電位LMAXとなるような基準デー
タを出力する。３はこれらリフアレンス回路２か
らの基準データレベルLMIN、LMAXの中
間電位を反転（センス）レベルとし、この反転レ
ベルを参考にして上記ROM１からデータ線DLに
読み出されたROMデータを“０”であるか
“１”であるかをクロツクに同期して検出するセ
ンスアンプである。すなわち、第２図のタイムチ
ヤートに示すように、アドレス入力により選択指
定されたROMから読み出されたデータはデータ
ラインDLを介してセンスアンプ３に入力される。
センスアンプ３はクロツク信号に同期してこれら
ROMデータを受け入れ、リフアレンス回路２か
らの基準データレベルHMIN、LMAXの中
間電位を割り出してこれを反転レベルとし、この
反転レベルを基準にして上記受け入れたROMデ
ータの“１”、“０”を検出し、ROM出力データ
として外部回路に送出するようにしている。 第３図は第１図のリフアレンス回路２の詳細な
回路を示している。このリフアレンス回路２にお
いて、２1，２2はそれぞれＮ個のデータ用トラン
ジスタT1〜TNの直列接続よりなるリフアレンス
用メモリセルである。そして、電源VDD，VSS間
に、ゲートがドレインに接続されたプリチヤージ
用トランジスタTpと、メモリセルを選択するた
めのセレクト用トランジスタTSと、上記リフア
レンス用メモリセル２1が直列に接続されている。
同様に、電源VDD，VSS間に上記とは別のプリチ
ヤージ用トランジスタTpとセレクト用トランジ
スタTSと前記リフアレンス用メモリセル２2とが
直列に接続されている。上記リフアレンス用メモ
リセル２1，２2において、２番目以降のトランジ
スタT2〜TNのゲート相互が接続されており、最
初のデータトランジスタT1がオフ、２番目以降
のデータトランジスタT2〜TNがオン状態に設定
される。第４図に示すように、この時のメモリセ
ル２1のデータトランジスタT2〜TNの閾値電圧
をTH1とし、そのオン抵抗をRON1とし、デー
タトランジスタT1の閾値電圧をTH2とし、そ
のオフ抵抗をROFF2とする。同様に、メモリセ
ル２2のデータトランジスタT1の閾値電圧を
TH1とし、そのオフ抵抗をROFF1、データトラ
ンジスタT2〜TNの閾値電圧をTH2とし、その
オン抵抗をRON2とする。さらに、各セレクトト
ランジスタTSのオン時の抵抗をRONSとし、ブ
ルアツプ抵抗の抵抗値をRpとすれば、一方のメ
モリセル２1の出力レベルHMIN（ハイレベル
の最小値）及び他方のメモリセル２2の出力レベ
ルLMAX（ローレベルの最大値）は次式で示さ
れる。 また、このときROM１から読み出されたデー
タの反転（センス）レベルをSEとすると、こ
の反転レベルSEは次式で示される。 SE＝HMIN＋LMAX／２ ……(2) 第５図はセンスアンプ３とROM１のメモリセ
ルの詳細な回路図である。ROM１のメモリセル
は、アドレス線の本数2mだけデータ線DLに並列
に接続されている。この場合のデータトランジス
タT1〜TNは個別にオン・オフ駆動される。ま
た、センスアンプ３は、データ線DLにそれぞれ
の一端が接続され、インバータI1を介したクロツ
ク信号によりゲート駆動されるトランジスタ
Tr1，Tr2と、上記クロツク信号によりそれぞれ
ゲート駆動され、一端が上記基準レベル信号
HMIN、LMAXに、他端が上記トランジスタ
Tr1，Tr2の他端に接続されるトランジスタTr3，
Tr4と、このトランジスタTr4，Tr4の他端にそれ
ぞれその一端が接続されるキヤパシタC1，C2と、
このキヤパシタC1，C2の他端に入力端が接続さ
れるインバータI2と、このインバータI2に並列に
接続され上記クロツク信号によりゲート駆動され
るトランジスタTr5と、上記インバータI2の出力
端と回路出力端OUTとの間に接続されたバツフ
アB1とで構成されている。 上記センスアンプ回路３において、今データ線
DLとの接続点の入力電をＩ、トランジスタ
Tr1，Tr2とトランジスタTr3，Tr4のそれぞれ接
続点をHS、LS、キヤパシタC1，C2の接続点
をＳとし、またクロツク信号が“１”レベルの
時のVS点の値をＢ、クロツク信号が“０”レ
ベルの時のVS点の値をB′とする。クロツク信
号が“１”レベルの時にはトランジスタTr3，
Tr4がオンし、HS、LS点にはそれぞれ基準
レベル電圧HMIN、LMAXが印加される。
この時、トランジスタTr5も同時にオンし、VS
点の値はＢ（インバータI2の反転レベル）に固
定される。そして、キヤパシタC1に充電される
電荷は（HMIN−Ｂ）C1、キヤパシタC2に
充電される電荷は（Ｂ−LMAX）C2となる。
次に、クロツク信号が“０”レベルになると、ト
ランジスタTr1，Tr2がオンするのでHS、
LS点にはROM１から読み出されたデータの電位
ＶＩが印加され、従つてＳ点の値B′は、 となる。但しキヤパシタC1＝C2とする。従つて、
データ入力電位Ｉとセンス（反転）レベル電位
力読取回路に関する。 一般に半導体メモリ、例えばリードオンリメモ
リROMからデータを読み出すには、メモリセル
からデータ線に導びかれるデータをセンスアンプ
にて検出するようにしている。ところが従来、電
源電圧の変動、温度変化、トランジスタの閾値電
圧のバラツキ等によつてセンス（反転）レベルマ
ージンが減少して、ROMデータの読み出しは
種々の条件下において安定した特性を得ることが
難しかつた。 本発明は上記の事情に鑑みてなされたもので、
入力データの最悪基準レベルHMIN、
LMAXを任意に設定できるリフアレンス回路を
設け、このリフアレンス回路からの基準レベル
HMIN、LMAXから出力データの反転（セン
ス）レベルを設定できるセンスアンプ回路を設け
る回路構成とすることによつて、メモリからデー
タを読み出す際にメモリセルのトランジスタの閾
値電圧のバラツキ、電源電圧、温度等の変動によ
る反転レベルマージンの減少を防止でき、安定な
データ検出動作特性を得るメモリ出力読取回路を
提供することを目的とする。 以下、図面を参照して本発明の一実施例を説明
する。 第１図において、１は複数個のメモリセルがマ
トリクス状に配設され、アドレス入力によりメモ
リセルが選択されるROM、２はこのROM１の
メモリセルと同じメモリセルを２個使用し、基準
データの電位レベルを設定するリフアレンス回路
である。このリフアレンス回路２のメモリセルの
１つは、データのハイレベル“１”の最低電位
HMIN、他のメモリセルはデータのローレベル
“０”の最大電位LMAXとなるような基準デー
タを出力する。３はこれらリフアレンス回路２か
らの基準データレベルLMIN、LMAXの中
間電位を反転（センス）レベルとし、この反転レ
ベルを参考にして上記ROM１からデータ線DLに
読み出されたROMデータを“０”であるか
“１”であるかをクロツクに同期して検出するセ
ンスアンプである。すなわち、第２図のタイムチ
ヤートに示すように、アドレス入力により選択指
定されたROMから読み出されたデータはデータ
ラインDLを介してセンスアンプ３に入力される。
センスアンプ３はクロツク信号に同期してこれら
ROMデータを受け入れ、リフアレンス回路２か
らの基準データレベルHMIN、LMAXの中
間電位を割り出してこれを反転レベルとし、この
反転レベルを基準にして上記受け入れたROMデ
ータの“１”、“０”を検出し、ROM出力データ
として外部回路に送出するようにしている。 第３図は第１図のリフアレンス回路２の詳細な
回路を示している。このリフアレンス回路２にお
いて、２1，２2はそれぞれＮ個のデータ用トラン
ジスタT1〜TNの直列接続よりなるリフアレンス
用メモリセルである。そして、電源VDD，VSS間
に、ゲートがドレインに接続されたプリチヤージ
用トランジスタTpと、メモリセルを選択するた
めのセレクト用トランジスタTSと、上記リフア
レンス用メモリセル２1が直列に接続されている。
同様に、電源VDD，VSS間に上記とは別のプリチ
ヤージ用トランジスタTpとセレクト用トランジ
スタTSと前記リフアレンス用メモリセル２2とが
直列に接続されている。上記リフアレンス用メモ
リセル２1，２2において、２番目以降のトランジ
スタT2〜TNのゲート相互が接続されており、最
初のデータトランジスタT1がオフ、２番目以降
のデータトランジスタT2〜TNがオン状態に設定
される。第４図に示すように、この時のメモリセ
ル２1のデータトランジスタT2〜TNの閾値電圧
をTH1とし、そのオン抵抗をRON1とし、デー
タトランジスタT1の閾値電圧をTH2とし、そ
のオフ抵抗をROFF2とする。同様に、メモリセ
ル２2のデータトランジスタT1の閾値電圧を
TH1とし、そのオフ抵抗をROFF1、データトラ
ンジスタT2〜TNの閾値電圧をTH2とし、その
オン抵抗をRON2とする。さらに、各セレクトト
ランジスタTSのオン時の抵抗をRONSとし、ブ
ルアツプ抵抗の抵抗値をRpとすれば、一方のメ
モリセル２1の出力レベルHMIN（ハイレベル
の最小値）及び他方のメモリセル２2の出力レベ
ルLMAX（ローレベルの最大値）は次式で示さ
れる。 また、このときROM１から読み出されたデー
タの反転（センス）レベルをSEとすると、こ
の反転レベルSEは次式で示される。 SE＝HMIN＋LMAX／２ ……(2) 第５図はセンスアンプ３とROM１のメモリセ
ルの詳細な回路図である。ROM１のメモリセル
は、アドレス線の本数2mだけデータ線DLに並列
に接続されている。この場合のデータトランジス
タT1〜TNは個別にオン・オフ駆動される。ま
た、センスアンプ３は、データ線DLにそれぞれ
の一端が接続され、インバータI1を介したクロツ
ク信号によりゲート駆動されるトランジスタ
Tr1，Tr2と、上記クロツク信号によりそれぞれ
ゲート駆動され、一端が上記基準レベル信号
HMIN、LMAXに、他端が上記トランジスタ
Tr1，Tr2の他端に接続されるトランジスタTr3，
Tr4と、このトランジスタTr4，Tr4の他端にそれ
ぞれその一端が接続されるキヤパシタC1，C2と、
このキヤパシタC1，C2の他端に入力端が接続さ
れるインバータI2と、このインバータI2に並列に
接続され上記クロツク信号によりゲート駆動され
るトランジスタTr5と、上記インバータI2の出力
端と回路出力端OUTとの間に接続されたバツフ
アB1とで構成されている。 上記センスアンプ回路３において、今データ線
DLとの接続点の入力電をＩ、トランジスタ
Tr1，Tr2とトランジスタTr3，Tr4のそれぞれ接
続点をHS、LS、キヤパシタC1，C2の接続点
をＳとし、またクロツク信号が“１”レベルの
時のVS点の値をＢ、クロツク信号が“０”レ
ベルの時のVS点の値をB′とする。クロツク信
号が“１”レベルの時にはトランジスタTr3，
Tr4がオンし、HS、LS点にはそれぞれ基準
レベル電圧HMIN、LMAXが印加される。
この時、トランジスタTr5も同時にオンし、VS
点の値はＢ（インバータI2の反転レベル）に固
定される。そして、キヤパシタC1に充電される
電荷は（HMIN−Ｂ）C1、キヤパシタC2に
充電される電荷は（Ｂ−LMAX）C2となる。
次に、クロツク信号が“０”レベルになると、ト
ランジスタTr1，Tr2がオンするのでHS、
LS点にはROM１から読み出されたデータの電位
ＶＩが印加され、従つてＳ点の値B′は、 となる。但しキヤパシタC1＝C2とする。従つて、
データ入力電位Ｉとセンス（反転）レベル電位
【式】との関係が
【式】の時は出力端OUTからの
出力データは論理“１”となり、逆に
【式】の時は出力端OUTからの
出力データは論理“０”となる。換言すれば
B′＞Ｂの時出力データは“１”となり、
B′＜Ｂのときは出力データは“０”となる。 つまり、上記の回路において、データの反転レ
ベルを第６図ａに示すようにHMIN、
LMAXの中間値に設定しているので、ROM１か
らデータ線DLを通じて読み出されたデータの電
位がI1，I2のように反転レベルより高い場合
には第６図ｂに示すようにセンスアンプ３からの
出力データは論理“１”となり、データの電位が
ＶI3，I4のように反転レベルより低い場合には
第６図ｂに示すようにセンスアンプ３からの出力
データは論理“０”となる。その時のＳ点の値
とＢ，B′の関係を第６図ｂに示す。 このように上記回路によれば、データのハイレ
ベルの最小値電位HMINとローレベルの最大
値電位LMAXをそれぞれROMセルと同じメモ
リセルよりなるリフアレンス回路２で設定できる
ようにしており、センスアンプ３ではこれらの電
位HMIN、LMAXの中間電位をROM１の出
力データの反転レベル（センスレベル）としてい
る。つまり、反転レベルを個々のサンプルデバイ
スごとに自己設定でき、かつROM１の実際のデ
ータ出力レベルＨ、Ｌの中間にセツトできる
ため、メモリセルの各トランジスタの閾値電圧
THのバラツキによる反転レベルマージンの減少
を防止すると共に、電源電圧、温度等の外部要因
の変動に対しても安定した動作特性を得ることが
できる。 なお、上記回路においては、同じデータ線に多
数（2m）のメモリセルが並列接続されているので
選択されないメモリセル（最大数2m−１個）のト
ランジスタのカツトオフ抵抗値が、選択されたメ
モリセルのトランジスタの抵抗値より充分大きく
なるような関係を満足させる必要がある。また、
アドレス入力の本数（2m）が多い場合には、選択
用のセレクトトランジスタTSを何段かシリーズ
に接続することが望ましく、リフアレンス回路も
同様な構成とすることが望ましい。 なお、本発明は上記実施例のROMに限らず、
他の構成のROMにも適用可能であり、また本発
明はROM出力の読取回路に好適であるが、
RAM出力の読取回路にも適用可能である。 以上説明したように本発明によれば、入力デー
タの最悪基準レベルHMIN、LMAXを任意
に設定できるリフアレンス回路を設け、このリフ
アレンス回路からの基準レベルHMIN、
LMAXから出力データの反転（センス）レベル
を設定できるセンスアンプ回路を設けているの
で、メモリからデータを読み出す際にメモリセル
のトランジスタの閾値電圧THのバラツキ、電
源電圧、温度等の変動による反転レベルマージン
の減少を防止して、安定なデータ検出動作特性を
得るメモリ出力読取回路が提供できる。
B′＞Ｂの時出力データは“１”となり、
B′＜Ｂのときは出力データは“０”となる。 つまり、上記の回路において、データの反転レ
ベルを第６図ａに示すようにHMIN、
LMAXの中間値に設定しているので、ROM１か
らデータ線DLを通じて読み出されたデータの電
位がI1，I2のように反転レベルより高い場合
には第６図ｂに示すようにセンスアンプ３からの
出力データは論理“１”となり、データの電位が
ＶI3，I4のように反転レベルより低い場合には
第６図ｂに示すようにセンスアンプ３からの出力
データは論理“０”となる。その時のＳ点の値
とＢ，B′の関係を第６図ｂに示す。 このように上記回路によれば、データのハイレ
ベルの最小値電位HMINとローレベルの最大
値電位LMAXをそれぞれROMセルと同じメモ
リセルよりなるリフアレンス回路２で設定できる
ようにしており、センスアンプ３ではこれらの電
位HMIN、LMAXの中間電位をROM１の出
力データの反転レベル（センスレベル）としてい
る。つまり、反転レベルを個々のサンプルデバイ
スごとに自己設定でき、かつROM１の実際のデ
ータ出力レベルＨ、Ｌの中間にセツトできる
ため、メモリセルの各トランジスタの閾値電圧
THのバラツキによる反転レベルマージンの減少
を防止すると共に、電源電圧、温度等の外部要因
の変動に対しても安定した動作特性を得ることが
できる。 なお、上記回路においては、同じデータ線に多
数（2m）のメモリセルが並列接続されているので
選択されないメモリセル（最大数2m−１個）のト
ランジスタのカツトオフ抵抗値が、選択されたメ
モリセルのトランジスタの抵抗値より充分大きく
なるような関係を満足させる必要がある。また、
アドレス入力の本数（2m）が多い場合には、選択
用のセレクトトランジスタTSを何段かシリーズ
に接続することが望ましく、リフアレンス回路も
同様な構成とすることが望ましい。 なお、本発明は上記実施例のROMに限らず、
他の構成のROMにも適用可能であり、また本発
明はROM出力の読取回路に好適であるが、
RAM出力の読取回路にも適用可能である。 以上説明したように本発明によれば、入力デー
タの最悪基準レベルHMIN、LMAXを任意
に設定できるリフアレンス回路を設け、このリフ
アレンス回路からの基準レベルHMIN、
LMAXから出力データの反転（センス）レベル
を設定できるセンスアンプ回路を設けているの
で、メモリからデータを読み出す際にメモリセル
のトランジスタの閾値電圧THのバラツキ、電
源電圧、温度等の変動による反転レベルマージン
の減少を防止して、安定なデータ検出動作特性を
得るメモリ出力読取回路が提供できる。
第１図は本発明の一実施例に係るメモリ出力読
取回路の構成図、第２図は第１図の動作を説明す
るためのタイムチヤート、第３図は第１図にリフ
アレンス回路の詳細な回路図、第４図は第３図の
回路動作を説明するためのトランジスタの閾値電
圧と抵抗との関係図、第５図は第１図のROMと
センスアンプ回路の詳細な回路構成図、第６図
ａ，ｂは第５図の回路動作を説明するための図で
ある。 １…ROM、２…リフアレンス回路、３…セン
スアンプ、DL…データライン、Tp…プリチヤー
ジトランジスタ、TS…セレクトトランジスタ、
T1〜TN…データトランジスタ、Tr1〜Tr5…ト
ランジスタ、I1，I2…インバータ、B1…バツフ
ア、C1，C2…キヤパシタ。
取回路の構成図、第２図は第１図の動作を説明す
るためのタイムチヤート、第３図は第１図にリフ
アレンス回路の詳細な回路図、第４図は第３図の
回路動作を説明するためのトランジスタの閾値電
圧と抵抗との関係図、第５図は第１図のROMと
センスアンプ回路の詳細な回路構成図、第６図
ａ，ｂは第５図の回路動作を説明するための図で
ある。 １…ROM、２…リフアレンス回路、３…セン
スアンプ、DL…データライン、Tp…プリチヤー
ジトランジスタ、TS…セレクトトランジスタ、
T1〜TN…データトランジスタ、Tr1〜Tr5…ト
ランジスタ、I1，I2…インバータ、B1…バツフ
ア、C1，C2…キヤパシタ。
Claims (1)
- 【特許請求の範囲】 １ 半導体メモリからデータ線上に出力されたデ
ータを検出して外部回路に出力データとして送出
するメモリ出力読取回路において、前記半導体メ
モリの入力データのハイレベルの最低電位
HMINとローレベルの最大電位LMAXとの基
準となるレベルを設定するリフアレンス回路と、
このリフアレンス回路からの基準レベル
HMIN、LMAXから外部へ送出する出力デー
タのセンス（反転）レベルを設定して、このセン
スレベルに基づいて前記半導体メモリからデータ
線上に読み出されたデータのハイ、ロウレベルを
検出して出力データを得るセンスアンプ回路とを
具備してなることを特徴とするメモリ出力読取回
路。 ２ 前記リフアレンス回路は前記半導体メモリの
メモリセルと同一構成の２個のメモリセルにて構
成され、一方のメモリセルにて前記基準電位レベ
ルHMINを、他方のメモリセルにて前記基準
電位レベルLMAXを設定してなることを特徴
とする特許請求の範囲第１項記載のメモリ出力読
取回路。 ３ 前記センスアンプ回路は、前記データ線に一
端が接続され第１のインバータを介したクロツク
信号によりゲート駆動される第１、第２トランジ
スタと、この第１、第２のトランジスタの他端に
一端がそれぞれ接続され他端が前記基準電位
HMIN、LMAXに接続されそれぞれクロツク
信号にてゲート駆動される第３、第４トランジス
タと、これら第１、第３トランジスタの相互接続
点及び第２、第４トランジスタの相互接続点にそ
れぞれの一端が接続されている第１、第２キヤパ
シタと、この第１、第２キヤパシタの他端に入力
端が接続され出力端がバツフアを介して外部出力
端子に接続される第２のインバータと、この第２
のインバータに並列接続され上記クロツク信号に
よりゲート駆動される第５のトランジスタとを具
備することを特徴とする特許請求の範囲第１項記
載のメモリ出力読取回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118742A JPS5819795A (ja) | 1981-07-29 | 1981-07-29 | メモリ出力読取回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118742A JPS5819795A (ja) | 1981-07-29 | 1981-07-29 | メモリ出力読取回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819795A JPS5819795A (ja) | 1983-02-04 |
| JPS6325437B2 true JPS6325437B2 (ja) | 1988-05-25 |
Family
ID=14743933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56118742A Granted JPS5819795A (ja) | 1981-07-29 | 1981-07-29 | メモリ出力読取回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819795A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0085260B1 (en) * | 1981-12-29 | 1989-08-02 | Fujitsu Limited | Nonvolatile semiconductor memory circuit |
| JP3204299B2 (ja) * | 1997-06-30 | 2001-09-04 | 日本電気株式会社 | 半導体記憶装置 |
-
1981
- 1981-07-29 JP JP56118742A patent/JPS5819795A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5819795A (ja) | 1983-02-04 |
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