JPS63254537A - デ−タ処理装置のデ−タ比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高信頼性と共にフェールセーフ性を要求され
るデータ処理装置のデータ比較器に関するものである。

〔従来の技術〕

プロセッサを主体とするデータ処理装置は、障害の発生
、エラーの発生等に対しフェールセーフ性を備えておら
ず、高信頼性と共にフェールセーフ性を要求される鉄道
の信号制御用データ処理装置等においては、少くとも３
台のプロセッサを備える多重系が用いられ、各プロセッ
サの処理状況を示す各データを相互に比吸し、同一デー
タの多数決を求め、この条件が成立するデータのみを有
効としており、これに関しては、本出願人の別途出願に
よる特公昭６０−２４９７５号公報、特開昭６１−１３
３６３号公報等が開示されている。

〔発明が解決しようとする問題点〕

しかし、従来においては、少くとも３台のプロセッサを
必要とし、かつ、これらに関連する各部も対応させて３
台分を設けねばならず、構成が複雑化すると共に高価と
なる問題を生じている。

Ｌ問題点を解決するための手段〕 前述の問題を解決するため、本発明はつぎの手段により
構成するものとなっている。

すなわち、２台のプロセッサを備え、この各プロセッサ
により同一人力データの同一処理を互いに同期して行な
うデータ処理装置において、各プロセッサ中のいずれか
＼らデータの送出に先立って送出されるラッテイネーブ
ル信号を遅延させデータの取込みを指示するロード信号
を送出しかっこのロード信号に基づくデータの取込みお
よび比較が終了した時点を示す比較終了信号を送出する
タイミング回路と、ロード信号に応じて各プロセッサか
ら送出される各データを各個に取込んで保持しかつ各デ
ータの比較を比較終了信号が生ずるまでに各ビット毎に
行ない比較結果が不一致のとき不一致信号を送出すると
共に比較終了信号とほぼ同期して終了ビット信号を送出
する比較回路と、比較終了信号および終了ビット信号に
応じて交番信号を送出しかつ不一致信号に応じて交番信
号の送出を停止するエラー検出回路とを備えたものであ
る。

〔作　用〕

したがって、各プロセッサから送出されるデータが比較
回路により各ビット毎に比較され、不一致に応じて送出
される不一致信号により、エラー検出回路が交番信号の
送出を停止するため、交番信号の変化状況に基づき各デ
ータの一致、不一致が示され、２台のプロセッサによシ
高信頼性と共にフェールセーフ性を有するデータ処理が
行なわれる。

〔実施例〕

以下、実施例を示す図によって本発明の詳細な説明する
。

第２図は全構成のブロック図であり、マイクロプロセッ
サ等のプロセッサ（以下、ＣＰＵ）　１．ｊｊ、固定メ
モリ（以下、ＲＯＭ）２．１２、可変メモリ（以下、Ｒ
ＡＭ）３．１３、入出力回路（以下、ｌ１０）４，１４
、および、これらを接続するデータバス（以下、ＤＢ）
５．１５により２系統のデータ処理回路が構成されてい
ると共に、両系統共通のクロックパルス発生器（以下、
ＣＰＧ）２１、分周器（以下、Ｄ■）２２、データ比較
器（以下、ＤＣＰ）２３、増幅器（以下、Ａ）２４、整
流回路（以下、ＲＥＣ）２５、リセット回路（以下、Ｒ
ＥＳ）２６等が設けてあり、ＣＰＵ１，１１は、ＲＥＳ
　２６の発生するリセットパルス（以下、Ｒ８Ｐ）Ｋ！
シクリアされた後、ＲＯＭ２．１２中へ格納されている
各回−の命令を実行し、必要とするデータをＲＡＭ３．
１３に対してアクセスしながら、ｌ１０４．１４を介し
て与えられる入力データＤｉの処理を行ない、この結果
をＣＰＵ１のみがｌ１０４を介し出力データＤｏとして
送出するものとなっている。

また、ＣＰＵ１　が送出するクロックパルス（以下、Ｃ
ＬＫ）の周波数に対し、４倍の周波数を有するクロック
パルス（以下、４ＣＰ）をＣＰＧ２１により発生し、こ
れをＤＶ２２　ＫよシＶ２　の周波数へ分周したクロッ
クパルス（以下、２ＣＰ）ｔ−ＣＰＵ１，１１へ与えて
お９．２ＣＰに基づきＣＰＵ１．１１が互いに同期して
前述のデータ処理を行なっている。

一方、ＣＰＵ１　からのアドレス争うッテ番イネーブル
信号（以下、ＡＩＪ）　、および、ＣＬＫがＤＣＰ２３
へ与えられていると共に、各ＤＢ５，１５がＤＣＰ２３
へ接続されており、ＡＬＥは、ＣＰＵ１．１１がＤＢ５
．１５に対するデータのアクセスを行なうのに先立ち一
定時間前に送出するものとなっているため、当初、Ｒ８
Ｐ　によυクリアされたＤＣＰ２３は、ＡＬＦＪに応じ
てＤＢ５．１５の各データを取込み、ＣＬＫおよび４Ｃ
Ｐに基づくタイミングにより各データを各ビット毎に比
較し、各ビットが一致している間は出力ＯＵＴから交番
信号を送出し、若し、各ビット中のいずれかに不一致が
生ずれば、交番信号の送出を停止するものとなっている
。

このため、ＤＣＰ２３の出力ＯＵＴから得られる交番信
号をＡ２４によシ増幅し、変成器Ｔを介してＲＥＣ２５
へ与え、こ＼において直流としてからリレーＲＹを駆動
し、これの動作接点ＲＹｌを■１０４から出力データＤ
ｏを送出する経路中へ挿入しておくことにより、ＤＣＰ
２３による比較結果が不一致となったとき、出力データ
ＤＯを無効とすることができる。

すなわち、ＤＢ５．１５の各データが同一である間は、
ＣＰＵ１．ｊｉによる各回−の処理状況が正確であｆｉ
、ＤＣＰ２３から交番信号の送出が継続し、リレーＲＹ
の動作によシ接点ＲＹ、がオンとなっているのに対し、
若し、ＣＰｔＪＩ、１１中のいずれかソ処理状況にエラ
ーを生ずれば、ＤＢ５゜１５の各データ中いずれかのビ
ットが不一致となシ、ＤＣＰ２３からの交番信号が停止
するため、変成器Ｔの２次出力が消滅し、これに応じて
リレーＲＹが復旧するものとなシ、接点ＲＹＩのオフに
よシ出力データＤＯの送出が阻止される。

第１図は、ＤＣＰ２３の詳細を示すブロック図、第３図
は第１図における各部の波形を示すタイミングチャート
であシ、第１図においては、タイミング回路（以下、Ｔ
ＭＧ）３１、比較回路（以下、ＣＭＰ　）　３２、およ
び、エラー検出回路（以下、ＥＤＰ）３３を備え、７Ｍ
Ｇ３１にはシフトレジスタ（以下、５ＲＧ）３４．３５
、ＣＭＰ３２　　には並列入力・直列出力の５ＲＧ３６
．３７および排他的論理和（以下、ＥＸＯＲ）ゲート３
８、ＥＤＴ３３にはＤ形のフリツプフロツプ回路（以下
、ＦＦＣ）３９゜４０が各々設げてあシ、５ＲＧ３４〜
３７およびＦＦＣ４０は当初Ｒ８Ｐによシフリアされ、
ＦＦＣ３９はＲ８Ｐによりプリセットされるものとなっ
ている。

また、７ＭＧ３１　　においては、ＣＬ　Ｋ　（ａ）の
後縁にしたがい５ＲＧ３４　がＡ　Ｌ　Ｅ（ｃ）のシフ
トを行ない、ＣＬＫ（ａ）がＴＩ−ＴＩと反復するのに
応じてロード信号（ｄ）を送出し、これを５ＲＧ３５へ
与えると共に、ＣＭＰ　３２の５ＲＧ３６，３７　　へ
与えておシ、同信号（ｄ）は、５ＲＧ３５によシ４ＣＰ
ら）にしたがって更にシフトされ、４０Ｐ（ｂ）がＰ１
〜Ｐｌθと反復するのに応じ比較終了信号（ｅ）として
送出される。

したがって、ＡＬＥ（Ｃ）が５ＲＧ３４によシ遅延され
、ＣＭＰ３２　に対しデータの取込みを指示するロード
信号として送出されると共に、これを更に遅延したもの
がＣＭＰ３２　によるデータの取込みおよび比較が終了
した時点を示す比較終了信号として送出される。

ＣＭＰ３２においては、５ＲＧ３６．３７の並列入力Ｄ
Ｏ〜Ｄ７へ各々接続されているＤＢ５．１５の並列デー
タを、ロード信号（ｄ）に応じて取込み、これを各個に
保持したうえ、ロード信号（ｄ）の消滅にしたがい、４
０Ｐ（ｂ）に応じ出力ＱＯから直列データとして各ビッ
ト毎に送出し、５ＲＧ３６．３７からの各ビットをＥＸ
ＯＲゲート３８へ与え、こ＼において各ビット毎の論理
値を比較する。

すると、ＤＢ５．１５の各データが各ビット共に等しく
一致していれば、ＥＸＯＲゲート３８の出力（ｆ）は論
理値の「０」であるが、若し、いずれかのビットが不一
致のときは点線により示す「１」の不一致信号υＡＳを
出力（ｆ）として送出するものとなる。

だソし、５ＲＧ３６，３７　の並列入力最終ビットＤ８
には、各々電源Ｖおよび共通回路が接続され、「１」お
よび「０」と表っているため、比較終了信号（８）が生
ずるまでの間に並列入力ＤＯ〜Ｄ７と対応するｔＯ〜＃
７ビツトの比較が行なわれてから、同人力Ｄ８の「１」
と「０」との比較がなされ、これの不一致によシ必ず終
了ビット信号ＢＥＳが出力（ｆ）として送出され、これ
が、比較終了信号（ｅ）と同期して生ずるものとなる。

一方、ＢＤＴ３３　のＦＦＣ３９は、Ｒ８Ｐによるプリ
セットによυ出力（９）を「１」としているのに対し、
ＦＦＣ４０の出力色）は、Ｒ８Ｐによるクリアによｐｒ
ＯＪとなっておｆｉ、ＦＦＣ３９のクロック入力ＣＫへ
比較終了信号（ｅ）が、ＦＦＣ４０の同人力ＣＫには出
力（ｆ）が各々同時に与えられるのに応じ、ＦＦＣ３９
はデータ人力りが「０」、ＦＦＣ４０は同人力りがｒｌ
Ｊとなっているため、比較終了信号（６）および出力（
ｆ）の前縁にしたがい、ＦＦＣ３９はリセット、ＦＦＣ
４０はセットが各個になされ、出力（ｇ）は「０」、出
力伽）は「１」へ各々反転し、つぎの比較終了信号（ｅ
）および出力（ｆ）が生ずると反対の状態へ更に反転し
、この反転を比較終了信号（ｅ）および出力（ｆ）が生
ずる度毎に反復する。

したがって、ＣＰＵ１，１１から送出されＤＢ　５　。

１５をブヒして与えられるデータ、または、ＲＯＭ２．
１２、ＲＡＭ　３　、１３から読出され、ＤＢ５゜１５
を介して与えられるデータが一致している間は、出力（
社）が「１」と「ｏ」とを反復する交番信号となり、Ａ
２４へ送出され、これによりリレーＲＹの動作が行なわ
れる。

以上に対し、ＤＢＳ＃１５の各データ中、いずれかのピ
ントが不一致となれば、終了ピント信号ＢＥＳの生ずる
以前に不一致信号ＵＡＳが生じ、これによりセット中０
ＦＦ０４０　がリセットを行なうだめ、このときＦＦＣ
３９はリセット中であり出力（ｇ）　、　（ｈ）が共Ｖ
ζ「０」となり、これ以降は出力（社）が「１」となら
ずｒＯＪへ固定され、交番信号の送出全停止する。

また、不一致信号ＵＡＳが生じたとき、ＦＦＣ４Ｑがリ
セット中であれば、この際にはＦＦＣ３９がセット中で
アシ、出力（ｇ）が１１」となっており、ＦＦＣ４０が
セット状態へ転じ出力（ｈ）を「１」とするため、これ
以降はＦＦＣ３９，４０が共にセット状態を維持し、出
力（ｈ）ｆ：１−ＩＪへ固定して交番信号の送出を停止
する。

したがって、ＤＢ５．１５を介して与えられる各データ
中いずれかのビットが不一致となれば、出力（ｈ）が「
０」ま九は「ｌ」へ固定され、交流分が消滅してリレー
ＲＹが復旧する。

なお、ＤＣＰ２３中のいずれかに異常を生じ、または、
Ａ２４乃至リレーＢＹのいずれかに異常を生じても、必
ず接点ＲＹ　１　がオフとなり出力データＤｏ　’に無
効とするため、完全なフェールセーフ性が得られる。

たソし、第１図において、ＴＭＧ３１をカウンタ等によ
り構成し、ＣＭＰ３２　をラッチ回路、並列比較回路等
によシ構成してもよ（、ｇＤＴ３３０機能を他の構成に
より実現しても同様であムＴＭＧ３１の遅延時間は、Ｃ
ＭＰ３２の構成およびデータのビット数に応じて定めれ
ばよい等、種々の変形が自在である。

〔発明の効果〕

以上の説明により明らかなとおり本発明によれば、２台
のＣＰＵを用いる簡単かつ安価な構成によシ、高信頼性
であると共にフェールセーフ性を有するデータ処理装置
が実現し、鉄道信号制御用等の高信頼性およびフェール
セーフ性を必要とする各種のデータ処理において顕著な
効果が得られる。

【図面の簡単な説明】

図は本発明の実施例を示し、第１図はデータ比較器のブ
ロック図、第２図は全構成のブロック図、第３図は第１
図における各部の波形を示すタイミングチャートである
。 １１１１・・・・ＣＰＵ　（プロセッサ）、４゜１４−
−−−Ｉｌｏ（入出力回路〕、５，１５　。 ・・・ＤＢ（データバス〕、２１・−壷−ＣＰＧ（クロ
ックパルス発生回路）、２３・・・・ＤＣＰ（データ比
較器〕、２５・・・・ＲＥＧ　（整流回路）、３１＃・
壷ｌＩＴＭＧ（タイミング回路）、３２・・・・ＣＭＰ
　（比吹回路〕、３３・・・・ＥＤＴ　（エラー検出回
路）、３４〜３７・−−・ＳＲＧ　（シフトレジスタ）
、３８−・・・　ＥＸＯＲ（排他的論理和）ゲート、３
９．４０・・・・ＦＦｃ　　＜、フリップフロップ回路
）、ＡＬＥ　　・・・・アドレス・ラッチ・イネーブル
信号、ＣＬＫ。 ４ＣＰ−−−−クロックバ／ｌ／ス、（ｄ）−−−−ｅ
＋−ド信号、（ｅ）命・・・比較終了信号、ＢｇＳ　　
・・・・終了ビット信号、ＵＡＳ・・・・不一致信号。

Claims (1)

【特許請求の範囲】
1. ２台のプロセッサを備え、該各プロセッサにより同一入
   力データの同一処理を互いに同期して行なうデータ処理
   装置において、前記各プロセッサ中のいずれかゝらデー
   タの送出に先立って送出されるラッチイネーブル信号を
   遅延させ前記データの取込みを指示するロード信号を送
   出しかつ該ロード信号に基づくデータの取込みおよび比
   較が終了した時点を示す比較終了信号を送出するタイミ
   ング回路と、前記ロード信号に応じて前記各プロセッサ
   から送出される各データを各個に取込んで保持しかつ前
   記各データの比較を前記比較終了信号が生ずるまでに各
   ビット毎に行ない比較結果が不一致のとき不一致信号を
   送出すると共に前記比較終了信号とほゞ同期して終了ビ
   ット信号を送出する比較回路と、前記比較終了信号およ
   び終了ビット信号に応じて交番信号を送出しかつ前記不
   一致信号に応じて前記交番信号の送出を停止するエラー
   検出回路とを備えたことを特徴とするデータ処理装置の
   データ比較器。