JPS6281836A - 通信制御方式 - Google Patents
通信制御方式Info
- Publication number
- JPS6281836A JPS6281836A JP22204485A JP22204485A JPS6281836A JP S6281836 A JPS6281836 A JP S6281836A JP 22204485 A JP22204485 A JP 22204485A JP 22204485 A JP22204485 A JP 22204485A JP S6281836 A JPS6281836 A JP S6281836A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- low pulse
- circuit
- generated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信制御方式に関し、特にパラ１／ル・データ
通信に於けるノイズをカットする通信制御方式に関する
。
通信に於けるノイズをカットする通信制御方式に関する
。
従来のこの種の通信制御方式はパラレル・データ通信に
於いてデータの読み取りを１キヤラクタに対し一度行な
う方式であった。
於いてデータの読み取りを１キヤラクタに対し一度行な
う方式であった。
従来のこの種の通信制御方式はパラレル・データ通信に
於けるデータの読み取りを１キヤラクタに対し一度しか
行なわれていなかった為、ケーブルなどにノイズがのっ
た場合、誤まったデータを受信する欠点があった。
於けるデータの読み取りを１キヤラクタに対し一度しか
行なわれていなかった為、ケーブルなどにノイズがのっ
た場合、誤まったデータを受信する欠点があった。
本発明の通信制御方式はパラレル・データ通信方式にお
いて、一つのデータを一定時間間隔で、２度以上受信す
る手段と、このデータを比隔チックする比較回路とを含
み、データが一致しない場合には再度受信し、一致した
データを正常データとする方式である。
いて、一つのデータを一定時間間隔で、２度以上受信す
る手段と、このデータを比隔チックする比較回路とを含
み、データが一致しない場合には再度受信し、一致した
データを正常データとする方式である。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図に２いて１本
実施例はパラレル・データ通信方式で。
実施例はパラレル・データ通信方式で。
入力データＤＡＴＡを受信する２つのラッチ回路１１．
１２と、これらのラッチ回路１１のデータＤＡＴＡ−Ｃ
とラッチ回路１２のデータＤＡＴＡ−Ｄとを比較する比
較回路１３と、相手側からのデータが送信されたことを
示す信号ａと比較回路１３からの再送信を要求する信号
すとを入力するＡＮＤ回路１４と、このＡＮＤ回路１４
の出力信号を一定時間間隔でパルスｄ、ｅ、ｆを発生さ
せるタイマー回路１５とを含んでいる。
１２と、これらのラッチ回路１１のデータＤＡＴＡ−Ｃ
とラッチ回路１２のデータＤＡＴＡ−Ｄとを比較する比
較回路１３と、相手側からのデータが送信されたことを
示す信号ａと比較回路１３からの再送信を要求する信号
すとを入力するＡＮＤ回路１４と、このＡＮＤ回路１４
の出力信号を一定時間間隔でパルスｄ、ｅ、ｆを発生さ
せるタイマー回路１５とを含んでいる。
ＡＮＤ回路４は相手側からデータが送信されたことを示
す信号ａと再送信を要求する信号すのアンドがとられ、
信号Ｃとなる。タイマー回路１５は、Ｌｏｗ パルス
（信号Ｃ）が入力されると、タイミング信号ｄ、ｆ 、
ｅの順に一定時間間隔でパルスを発生する。ラッチ回路
１１，１２は信号ｄ。
す信号ａと再送信を要求する信号すのアンドがとられ、
信号Ｃとなる。タイマー回路１５は、Ｌｏｗ パルス
（信号Ｃ）が入力されると、タイミング信号ｄ、ｆ 、
ｅの順に一定時間間隔でパルスを発生する。ラッチ回路
１１，１２は信号ｄ。
信号ｆにＬｏｗ パルスが発生すると、入力されるデー
タＤＡＴＡをラッチし、データＤＡＴ人−〇、データＤ
ＡＴＡ−Ｄ を出力する。比較回路１３は信号ｅＫＬ
ｏｗ パルスが発生するとデータＤＡＴＡ−Ｃとデータ
ＤＡＴＡ−Ｄを比較し、同じなら信号ｇにＬｏｗパルス
を発生させ、同じでないなら信号すにＬｏｗパルスを発
生させる。
タＤＡＴＡをラッチし、データＤＡＴ人−〇、データＤ
ＡＴＡ−Ｄ を出力する。比較回路１３は信号ｅＫＬ
ｏｗ パルスが発生するとデータＤＡＴＡ−Ｃとデータ
ＤＡＴＡ−Ｄを比較し、同じなら信号ｇにＬｏｗパルス
を発生させ、同じでないなら信号すにＬｏｗパルスを発
生させる。
次に本実施例における通信方法について説明する。第２
図は正常データを受信した場合のタイミングチャート、
第３図は異常データを受信し、再受信を行なった場合の
タイミングチャートを示す。
図は正常データを受信した場合のタイミングチャート、
第３図は異常データを受信し、再受信を行なった場合の
タイミングチャートを示す。
第２図および第３図に２いて、信号ａはデータが送信さ
れたことを示す信号であるが信号ａｉＣＬｏｗパルスが
発生するとタイマ回路１５は信号ｄ、ｆ。
れたことを示す信号であるが信号ａｉＣＬｏｗパルスが
発生するとタイマ回路１５は信号ｄ、ｆ。
Ｃの頭にＬｏｗパルスを発生させる。信号ｄのＬｏｗパ
ルスによりラッチ回路１１がデータＤＡ’Ｉ’人をラッ
チし、信号ｆのＬｏｗパルスによりラッチ回路１２がデ
ータＤＡＴＡをラッチし、信号ｅのＬｏｗ パルスによ
りデータＤＡＴＡ−〇とデータＤＡＴＡ−Ｄの比較を比
較回路１３が行なう。データが正常ならば比較回路１３
は信号ｇｌｃＬｏｗパルスを発生させる。（ｇは正常受
信を示す）、ここで比較回路１３にエリデータＤＡＴＡ
−ＣとデータＤＡＴＡ−りが一致しない場合は第３図に
示すように信号ｇは変化せず信号すにＬＯＷパルスが発
生し、再受信を行なり。
ルスによりラッチ回路１１がデータＤＡ’Ｉ’人をラッ
チし、信号ｆのＬｏｗパルスによりラッチ回路１２がデ
ータＤＡＴＡをラッチし、信号ｅのＬｏｗ パルスによ
りデータＤＡＴＡ−〇とデータＤＡＴＡ−Ｄの比較を比
較回路１３が行なう。データが正常ならば比較回路１３
は信号ｇｌｃＬｏｗパルスを発生させる。（ｇは正常受
信を示す）、ここで比較回路１３にエリデータＤＡＴＡ
−ＣとデータＤＡＴＡ−りが一致しない場合は第３図に
示すように信号ｇは変化せず信号すにＬＯＷパルスが発
生し、再受信を行なり。
以上説明したように本発明は一定時間間隔で２度以上デ
ータを読み取り比較チェックする事に工９、ノイズによ
る誤ｉｏデータ全カットし正常な ／＝データのみを受
信できる効果かめる。
ータを読み取り比較チェックする事に工９、ノイズによ
る誤ｉｏデータ全カットし正常な ／＝データのみを受
信できる効果かめる。
第１図は本発明の一実施例を示し、第２図および第３図
は本実施例に２けるタイムチャートを示す図である。 １１．１２・・・・・・ラッチ回路、１３・・・・・・
比較回路、１４・・・・・・ＡＮＤ回路、１５・・・・
−・タイマー回路、ＤＡＴ入・・・・・・入力データ、
ＤＡＴＡ−Ｃ，ＤＡＴＡ−Ｄ・−・・・・受信したデー
タ、ａ ＃ ｂｖ Ｃｖ ！！・・・・・・信号、ｄ、
ｅ、ｆ・・・・・・タイミング信号。 代理人 弁理士 内 原 晋 ゝ２
は本実施例に２けるタイムチャートを示す図である。 １１．１２・・・・・・ラッチ回路、１３・・・・・・
比較回路、１４・・・・・・ＡＮＤ回路、１５・・・・
−・タイマー回路、ＤＡＴ入・・・・・・入力データ、
ＤＡＴＡ−Ｃ，ＤＡＴＡ−Ｄ・−・・・・受信したデー
タ、ａ ＃ ｂｖ Ｃｖ ！！・・・・・・信号、ｄ、
ｅ、ｆ・・・・・・タイミング信号。 代理人 弁理士 内 原 晋 ゝ２
Claims (1)
- パラレルデータ通信方式において、一つのデータを一定
時間間隔で２度以上受信する手段と、このデータを比較
チェックする比較回路とを含み、データが一致しない場
合には再度受信し一致したデータを正常データとして読
み込むようにしたことを特徴とする通信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22204485A JPS6281836A (ja) | 1985-10-04 | 1985-10-04 | 通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22204485A JPS6281836A (ja) | 1985-10-04 | 1985-10-04 | 通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6281836A true JPS6281836A (ja) | 1987-04-15 |
Family
ID=16776210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22204485A Pending JPS6281836A (ja) | 1985-10-04 | 1985-10-04 | 通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281836A (ja) |
-
1985
- 1985-10-04 JP JP22204485A patent/JPS6281836A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4684885A (en) | Arrangement for on-line diagnostic testing of an off-line standby processor in a duplicated processor configuration | |
| US20030023908A1 (en) | System for and method of interfacing expansion modules with programmable logic controllers (PLC) | |
| EP0434083A2 (en) | Data transfer system and method of transferring data | |
| US4612542A (en) | Apparatus for arbitrating between a plurality of requestor elements | |
| US6332173B2 (en) | UART automatic parity support for frames with address bits | |
| US4255813A (en) | Dicode transmission system | |
| JPH0510435Y2 (ja) | ||
| EP0288191B1 (en) | Method and apparatus for data transfer handshake pipelining | |
| US6718512B2 (en) | Dynamic parity inversion for I/O interconnects | |
| JP2644112B2 (ja) | Ｆｉｆｏ試験診断回路 | |
| JPH0431211B2 (ja) | ||
| JPS581235A (ja) | 通信バスデ−タ転送方式 | |
| JP2863068B2 (ja) | データ伝送方法 | |
| JP3104504B2 (ja) | アドレスチェック方法 | |
| JPH0216829A (ja) | データ受信制御方式 | |
| JPS588783B2 (ja) | デ−タチエツク方式 | |
| JPH01233850A (ja) | タイミング方式 | |
| JPS61103266A (ja) | マイクロプロセツサのインタフエ−スシステム | |
| JPS5918897B2 (ja) | 送信局における伝送結果判定装置 | |
| JPS62209628A (ja) | プロセサバスにおけるバリテイチエツク回路 | |
| JPS63169141A (ja) | 伝送誤り検出回路 | |
| JPH0546729B2 (ja) | ||
| JPH056808B2 (ja) | ||
| JPH0653998A (ja) | デジタルデータ受信方式 | |
| JPH02126334A (ja) | 情報処理装置のエラーチェック回路診断方式 |