JPS63254826A - オ−バ−サンプル形ａ／ｄ変換器 - Google Patents

オ−バ−サンプル形ａ／ｄ変換器

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JPS63254826A
JPS63254826A JP62088232A JP8823287A JPS63254826A JP S63254826 A JPS63254826 A JP S63254826A JP 62088232 A JP62088232 A JP 62088232A JP 8823287 A JP8823287 A JP 8823287A JP S63254826 A JPS63254826 A JP S63254826A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は入力信号周波数帯域に比較して非常に高いサン
プリング周波数を使用したサンプリング系の改良に関し
、特に斯かるサンプリングによりアナログ信号をディジ
タル符号化するオーバーサンプリング形Ａ／Ｄ変換器の
改良に関する。
（従来の技術） 第２因は、オーバーサンプル形Ａ／Ｄｉ換器の基本構成
を示すブロック図である。第２図において、ｌは入力端
子％　３は量子化回路、ｌＯは積分器、２２は出力端子
、２３は加算器、２４はディジタルフィルタ、２５はＤ
／Ａ変換器である。
第２図において、アナログ信号の入力端子ｌから入力さ
ｎた信号は加算器２３に加えられ、ここで入力信号から
Ｄ／Ａ変換器２５の出力を差引く。得らｎた差信号は積
分器ｌＯで積分され、積分値は情子化回ｗＩ３によって
量子化される。量子化された符号はＤ／Ａ変換器２５に
帰還される。この帰還ルー１ｔ−人力信号周波数に比較
して非常に高い周波数で動作させると、量子化雑音は高
い周波数帯域に分布するようになるので、量子化回路３
の出力をディジタルフィルタ２４に入力すｎは高域の量
子化雑音は除去でき、高ｆｆＸのＡ／Ｄ変換を実施でき
る。
Ｗ、３１／は従来技術によるこの種のＡ／Ｄ変換器の一
実施例を示すブロック図であり、第２図の基本構成を具
体化した回路である。
第３囚において、１は入力端子、２は演算増幅器、３は
量子化回路、４は積分器ｔ、５はサンプリング容量、６
は容量列、７は容量列スイッチ、８は制御ロジック、ｌ
Ｏは積分器である。
第３図の回路構成については、昭和５９年度電子通信学
会通信部門全国大会講演論文集において論文４１．５６
３　、　”ディジタルコーデックに適したＡ／Ｄ変換回
路の検討”として公表されているので、詳細は省略する
。
第３図の回路構成において、容量列６は２進の重み付け
された複数の容ｆｔより成り、容量列スイッチ７によっ
て基準電圧＋Ｖｒ、または、−Ｖｒのいずｎかへ接続さ
れる。
このような構成は電荷再分配形Ａ／Ｄ変換器としてよく
知られているもので、制御ロジック８の出力のディジタ
ル信号に応じてＤ／Ａ変換動作が行われる。第３図は％
　５ビツトより成るＩＪ／Ａ変換器の実例である。
入力端子ＩＫ加えられ次アナログ信号はサンプリングス
イッチＳ４ｉ介してサンプリング容量５に加えられる。
演算増幅器２と積分容量４とにより積分器１０が構成さ
れている。
積分器１０は、サンプリング容ｔ５によりサンプリング
されている入力信号に応じた電荷と、容量列６で発生す
るＤ／Ａ変換出力との加算結果を積分するように動作す
る。量子化回路３は電圧比較器で構成され、積分器ｌＯ
の出力の極性に応じて２値の量子化を行う。
まず、サンプリング時にサンプリングスイッチ８１は入
力端子１に接続され、スイッチＳ５はオンとなるので、
入力信号■ｉはサンプリング容［５に取込まれてＱ　ｓ
　−３２Ｃ＠Ｖ　Ｓによって与えられる電荷Ｑｓが容量
５に蓄えら詐る。
次にスイッチＳ５はオフとなり、制御ロジック８の出力
符号に応じてＤ／Ａ変換された電荷が容量列６に発生す
る。容量列６で得られる電荷量ＱＤは となる。ここで、ｂｋはＤ／Ａ変換器の入力符号に対応
して０または１をとる係数、Ｖｒは基準電圧である。
次にスイン＋８６がオンとなり、サンプリングスイッチ
Ｓ４が接地されると、サンプリング容（ｉ５および容量
列６の電荷は積分容量４へ移動して積分が行われる。移
４１１電荷をΔＱとすれば となる。いっぽう、積分器ｌＯの出力電圧Δ■は となる。第（３）式のΔ■は第２図に示される入力信号
と積分動作によって得らｎたＤ／Ａ変換出力との差を懺
わす。
次に、動作速度の制限について記述する。
動作速度は、第３図の積分器−１ｔ４によって制限され
る。すなわち、積分器ｌＯを構成する演算増幅器２の出
力端子には、積分器量４が接続されている。しかし、そ
の値は３２Ｃと大きいため、演算増幅器２の出力抵抗Ｒ
ｏｕｔとの間で時定数３２０・Ｒｏｕｔが生じて動作速
度が制限されてしまう。上記の時定数を小さくするため
にはＣの値を小さくすればよいが、小容量値は製造上、
設定誤差が多くなるため容量列６の精度が劣化し％Ｄ／
Ａ変換が不正確となってしまう。
（発明が解決しようとする問題点） 上述した従来のオーバーサンプル形Ａ／Ｄ変換器は、積
分器の動作速度が遅いため、サンプリング周波数を高く
できないと云う欠点がある。
すなわち、積分器を構成する演算増幅器の出力には積分
容量が接続されるが、その値が大きいため、演算増幅器
の出力抵抗との間で時定数が生じて動作速度が制限され
てしまう。
上記時定数を小さくするためには容量値を小さくすれば
よいが、小容量値は製造上、設定誤差が多くなるため容
量列の精度が劣化し、Ｄ／Ａ変換が不正確になってしま
うと云う欠点がある。論っぽう、演算増幅器の出力抵抗
をさげると演算増幅器の出力回路が複雑化し、消費電流
が増加するため容易には実現できないと云う欠点がある
。
本発明の目的は、演算増幅器の非反転入力を接地し、反
転入力と出力との間に積分容量を接続しておき、演算増
幅器の出力を量子化回路で量子化し、第１のスイッチ付
き容量を信号入力端子と演算増幅器の反転入力端子との
間に接続し、入力アナログ信号を一定周期でサンプリン
グして電荷を積分容量に送出し、容量列で２進の重み付
けされた容量の一端を共通とし、それらの容量の他端全
容量列スイッチで選択的に２樵類の基準電圧に切替え、
容量列の共通端子と演算増幅器の反転入力端子との間に
第２のスイッチ付き容量を接続し、容量列の共通端子電
圧を第１のサンプルスイッチの動作に同期してサンプリ
ングし、電荷を積分容量に送出し、を子化回路の出力符
号に応じて容量列スイッチを切替えることによって上記
欠点を除去し、出力回路を簡易化できるように構成した
オーバーサン１ル形Ａ／Ｄ変換器を提供することにある
。
（問題点ｔ−鱗決するための手段） 本発明によるオーバーサンプル形Ａ／Ｄ変換器は演算増
幅器と、量子化回路と、第１のスイッチ付き容量と、容
量列と、容量列スイッチと。
第２のスイッチ付き容量と、制御ロジックとを具備して
構成したものである。
演算増幅器は非反転入力端子を接地し、反転入力端子と
出力端子との間に積分容量上接続して、積分器として動
作させるためのものである。
量子化回路は、演算増幅器の出力信号を量子化するため
のものである。
第１のスイッチ付き容量は、信号入力端子と演算増幅器
の反転入力端子との間に接続されていて、信号入力端子
に加えられた入力アナログ信号を一定周期でサンプリン
グし、得られ友電荷を積分容量に送出するためのもので
ある。
容量列は、２進に重み付けされていて一端を共通とした
複数の容量よ９成るものである。
容量列スイッチは１重み付けされた複数の容量の他方の
端子のひとつを選択し、２種類の基準電圧源のそれぞれ
に切替えて接続するためのものである。
第２のスイッチ付き容量は、容量列の共通端子と演算増
幅器の反転入力端子との間に接続されていて、容量列の
共通端子の電圧を第１のスイッチ付き容量の動作に同期
してサンプリングし、得られた電荷を積分容量に送出す
るためのものである。
制御ロジックは量子化回路の出力符号に応じ、容量列ス
イッチをあらかじめ決定されているタイミングで切替え
る丸めのものである。
（実　流側） 次に、本発明について図面を参照して詳細に説明する。
第１図は１本発明によるオーバーサンプル形Ａ／Ｄ変換
器の一実施例を示すブロック図である。第１図において
、容量列６と、容量列スイッチ７と、制御ロジック８と
、量子化回路３とは第３因に示す従来例と同様な構成で
、同様な動作を行う。本発明では、積分容量４の値はＣ
ｔであり、従来の３２０の値に比較して小さな値を使っ
ている。また、サンプリング容量５も従来の値３２Ｃに
比較して小さなＣｓｆ使っている。容量９は１本発明に
おいて新たに付加されたもので、その値はＣｔ、あるい
はＣｓと同程度のものである。
以下、第１図の回路の動作を説明する。まず、スイッチ
Ｓｔ、Ｓ２．Ｓｓは接地され、サンプリング容ｔ５と、
容量９と、容量列６とに蓄えられた電荷は零である。次
に、スイッチＳ１が入力側に倒されていて、スイッチＳ
２が演算増幅器側に接続さｎ、スイッチＳ３がオフとな
る。
電荷保存則を使って演算増幅器２の出力電圧Ｖの変化Δ
■を求めると。
・・・・・・・・・・・・（４） トナル。例えばＣ４−Ｃｓ　＝Ｃｊ　ｘ　Ｉ　Ｃとすれ
Ｖ！、第（４）式は となり、第（５）式と簗（３）式とは同じ形となって、
第１図の回路は第３因の従来回路と同じ動作をさせるこ
とができる。
ここで、Ｃｓ　％　Ｃｓ　笑Ｃｊ　％　Ｉ　Ｃでよいこ
とは言うまでもない。そのとき、電圧値は従来回路とは
異なってくるが、同様の動作をする。
さて、第１図の積分回路ｌＯの動作速度について調べて
みると、演算増幅器２の出力抵抗Ｒｏｕｔと値Ｃｊの積
分容量４とによって決足される時定数はｋＬＯｕｔ＠Ｃ
ｉとな５．Ｃｊ＝ｌＣと小さく選べば、従来回路の時定
数Ｒｏｕ　ｔ・３２Ｇと比較して本発明の時定数は非常
に小さくなシ回路を高速化できる。
（発明の効果） 以上説明したように本発明は、演算増幅器の非反転入力
を接地し、反転入力と出力との間に積分容量を接続して
おき、演算増幅器の出力を量子化回路で量子化し、第１
のスイッチ付き容量を信号入力端子と演算増幅器の反転
入力端子との間に接続し、入力アナログ信号を一定周期
でサンプリングして電荷を積分容量に送出し。
容量列で２進の重み付けされた容量の一端を共通とし、
それらの容量の他端を容量列スイッチで選択的に２種類
の基準電圧に切替え、８量列の共通端子と演算増幅器の
反転入力端子との間にＭ２のスイッチ付き容量を接続し
、容量列の共通端子電圧を第１のサンプルスイッチの動
作に同期してサンプリングし、電荷を積分容量に送出し
、量子化回路の出力符号に応じて容量列スイッチを切替
えることにより、精Ｉｆを劣化させず、また消費電力を
増加させずに高速動作をさせることができると云う効果
がある。
【図面の簡単な説明】
第１図は１本発明によるオーバーサンプル形Ａ／Ｄ変換
器の一実施例を示す回路ブロック図である。 第２南は、オーバーサンプル形Ａ／Ｄ変換器の基本構成
を示すブロック図である。 第３図は、従来技術によるオーバーサンプル形Ａ／Ｄ変
換器の一例を示す回路ブロック図である。 １．２２・・・端子　　　２・・・演算増幅器３・・・
量子化回路　　４．５．９・・・容量６・・・容量列　
　７．Ｓｔ〜Ｓ６・・・スイッチ８・・・制御ロジック
　　ｌＯ・・・積分器２３・・・加算器 ２４・・・ディジタルフィルタ ２５・・・Ｄ／Ａ変換器 ＋Ｖｒ、−Ｖｒ・・・基準電圧 特許ｆｆｌ６人　　日本電気株式会社 代理人　弁理士　井　ノ　　ロ　　　ｔイよ２１図 ２２＠ 才３図

Claims (1)

    【特許請求の範囲】
  1. 非反転入力端子を接地し反転入力端子と出力端子との間
    に積分容量を接続して積分器として動作させるための演
    算増幅器と、前記演算増幅器の出力信号を量子化するた
    めの量子化回路と、信号入力端子と前記演算増幅器の反
    転入力端子との間に接続されていて、前記信号入力端子
    に加えられた入力アナログ信号を一定周期でサンプリン
    グし、得られた電荷を前記積分容量に送出するための第
    １のスイッチ付き容量と、２進に重み付けされていて一
    端を共通とした複数の容量より成る容量列と、前記重み
    付けされた複数の容量の他方の端子のひとつを選択し、
    ２種類の基準電圧源のそれぞれに切替えて接続するため
    の容量列スイッチと、前記容量列の共通端子と前記演算
    増幅器の反転入力端子との間に接続されていて前記容量
    列の共通端子の電圧を前記第１のスイッチ付き容量の動
    作に同期してサンプリングし、得られた電荷を前記積分
    容量に送出するための第２のスイッチ付き容量と、前記
    量子化回路の出力符号に応じて前記容量列スイッチをあ
    らかじめ決定されているタイミングで切替えるための制
    御ロジックとを具備して構成したことを特徴とするオー
    バーサンプル形Ａ／Ｄ変換器。
JP62088232A 1987-04-10 1987-04-10 オ−バ−サンプル形ａ／ｄ変換器 Expired - Lifetime JPH0779243B2 (ja)

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