JPS63255897A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63255897A JPS63255897A JP62091204A JP9120487A JPS63255897A JP S63255897 A JPS63255897 A JP S63255897A JP 62091204 A JP62091204 A JP 62091204A JP 9120487 A JP9120487 A JP 9120487A JP S63255897 A JPS63255897 A JP S63255897A
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- Japan
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- word line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関し、特にＭＯＳダイナミ
ックＲＡＭ等のワード線昇圧方式に関する。
ックＲＡＭ等のワード線昇圧方式に関する。
第４図は、従来のＭＯＳダイナミックＲＡＭのメモリセ
ル部の概略図である。同図においてＱｌ。
ル部の概略図である。同図においてＱｌ。
Ｑ２はＮチャネル型ＭＯＳアクセストランジスタであり
、各々一方電極はビット線ＢＬ１．８Ｌ２に、他方電極
はストレージキャパシタＣ１，Ｃ２に、制（１］電極は
ワード線ＷＬＩ、ＷＬ２に接続されている。また、キャ
パシタＣ１，Ｃ２の一端は各々、セルプレート電極Ｖ
（０，Ｖｏｏ／２等のＰ 電位に設定）に接続され、ビット線ＢＬ１．ＢＬ２はセ
ンスアンプ回路１につながっている。なお、Ｐｉ、Ｐ２
は各々トランジスタＱ１．Ｑ２とキャパシタＣ１，Ｃ２
間のストレージノードである。
、各々一方電極はビット線ＢＬ１．８Ｌ２に、他方電極
はストレージキャパシタＣ１，Ｃ２に、制（１］電極は
ワード線ＷＬＩ、ＷＬ２に接続されている。また、キャ
パシタＣ１，Ｃ２の一端は各々、セルプレート電極Ｖ
（０，Ｖｏｏ／２等のＰ 電位に設定）に接続され、ビット線ＢＬ１．ＢＬ２はセ
ンスアンプ回路１につながっている。なお、Ｐｉ、Ｐ２
は各々トランジスタＱ１．Ｑ２とキャパシタＣ１，Ｃ２
間のストレージノードである。
このような構成で読み出し時に、例えばワード線ＷＬＩ
を電源電圧Ｖ。。レベル、ビット線ＢＬ１゜８Ｌ２をプ
リチャージ電位レベル（ｖｏｏ、Ｖｏｏ／２等）に設定
し、ビット線ＢＬＩ、ストレージノードＰ１間の電荷の
移動により変化したビット線ＢＬＩの電位■８１とプリ
チャージ電位を保っているビット線ＢＬ２の電位Ｖ８２
の電位差をセンスアンプ回路１で増幅することで、スト
レージノードＰ１の“Ｈ″、″゛Ｌ″Ｌ″レベル取るこ
とができる。
を電源電圧Ｖ。。レベル、ビット線ＢＬ１゜８Ｌ２をプ
リチャージ電位レベル（ｖｏｏ、Ｖｏｏ／２等）に設定
し、ビット線ＢＬＩ、ストレージノードＰ１間の電荷の
移動により変化したビット線ＢＬＩの電位■８１とプリ
チャージ電位を保っているビット線ＢＬ２の電位Ｖ８２
の電位差をセンスアンプ回路１で増幅することで、スト
レージノードＰ１の“Ｈ″、″゛Ｌ″Ｌ″レベル取るこ
とができる。
以上説明した従来のＭＯＳダイナミックＲＡＭ等の半導
体記憶装置のメモリセル構成では、以下に示す３つの問
題点があった。
体記憶装置のメモリセル構成では、以下に示す３つの問
題点があった。
■アクセストランジスタＱ１．Ｑ２の閾値電圧をＶｔｈ
とし、ストレージキャパシタＣ１，Ｃ２の静電容量を０
８とすると、ストレージノードＰ１゜Ｐ２がｉｔ Ｌ
ｎレベルでビット線のプリチャージ電位がＶＣＣの場合
、読出し時にストレージノードＰ１、Ｐ２に蓄積された
Ｌ １１レベルを構成する電荷が（Ｖｏｃ−Ｖｔｈ）×
Ｃｓシかビット線ＢＬ１゜Ｂ１０に移動せず、ビットＩ
ＢＬ１’、ＢＬ２の電位が所要レベルまで下がらず、セ
ンスアンプ回路１で増幅しても、ストレージノードＰ１
．Ｐ２の“１１ルベルが判定できない場合がある。
とし、ストレージキャパシタＣ１，Ｃ２の静電容量を０
８とすると、ストレージノードＰ１゜Ｐ２がｉｔ Ｌ
ｎレベルでビット線のプリチャージ電位がＶＣＣの場合
、読出し時にストレージノードＰ１、Ｐ２に蓄積された
Ｌ １１レベルを構成する電荷が（Ｖｏｃ−Ｖｔｈ）×
Ｃｓシかビット線ＢＬ１゜Ｂ１０に移動せず、ビットＩ
ＢＬ１’、ＢＬ２の電位が所要レベルまで下がらず、セ
ンスアンプ回路１で増幅しても、ストレージノードＰ１
．Ｐ２の“１１ルベルが判定できない場合がある。
■アクセストランジスタＱ１．Ｑ２の閾値■ｔｈが基板
効果により上昇することがあり、この場合アクセストラ
ンジスタＱ１．Ｑ２の導通タイミングが遅れるため、ス
トレージノードＰ１．Ｐ２の電位読出し時間が遅れる。
効果により上昇することがあり、この場合アクセストラ
ンジスタＱ１．Ｑ２の導通タイミングが遅れるため、ス
トレージノードＰ１．Ｐ２の電位読出し時間が遅れる。
特にビット１ｌＢＬ１゜Ｂ１０のプリチャージ電位がＶ
。。／２、ストレージノードＰ１．Ｐ２の電位がＨＢレ
ベルの場合、ワード線ＷＬ１．ＷＬ２の電位が（■ｏｏ
／２＋■ｔｈ）になるまで、アクセストランジスタＱ１
．Ｑ２が導通しないため、ストレージノードのＰｌ。
。。／２、ストレージノードＰ１．Ｐ２の電位がＨＢレ
ベルの場合、ワード線ＷＬ１．ＷＬ２の電位が（■ｏｏ
／２＋■ｔｈ）になるまで、アクセストランジスタＱ１
．Ｑ２が導通しないため、ストレージノードのＰｌ。
Ｐ２の電位読出し時間が遅れる。
■再書込み時において、ストレージノードＰ１゜Ｐ２に
■。０レベル（“Ｈ″レベルを書込む場合、実際にはス
トレージノードＰｉ、Ｐ２に（Ｖ ｏｏ−ｖｔｈ）レベ
ルしか書込めず、リフレッシュ時間が短くなり、しかも
読出しエラー（ＩＩ Ｌ ＩＴレベルと解釈）が生じる
可能性がある。
■。０レベル（“Ｈ″レベルを書込む場合、実際にはス
トレージノードＰｉ、Ｐ２に（Ｖ ｏｏ−ｖｔｈ）レベ
ルしか書込めず、リフレッシュ時間が短くなり、しかも
読出しエラー（ＩＩ Ｌ ＩＴレベルと解釈）が生じる
可能性がある。
上記した３つの問題点■、■、■を解消するために、ワ
ード線駆動信号φ８Ｌを■。０レベル以上に昇圧する必
要がある。昇圧方式は以下に示す３通りある。
ード線駆動信号φ８Ｌを■。０レベル以上に昇圧する必
要がある。昇圧方式は以下に示す３通りある。
Ｎエ 第５図で示したように、ロウアドレスストローブ
（ＲＡＳ）信号が立下った直後のワード線駆動信号φイ
、の立上り時に昇圧する方法。これは主に上記問題点■
の対策であり、昇圧すると、立上りの傾きが急峻になる
ことから問題点■の対策にもなっている。
（ＲＡＳ）信号が立下った直後のワード線駆動信号φイ
、の立上り時に昇圧する方法。これは主に上記問題点■
の対策であり、昇圧すると、立上りの傾きが急峻になる
ことから問題点■の対策にもなっている。
Ｂ、 第６図で示したように、ＲＡＳ信号が立上ったア
クティブサイクル終了時にワード線駆動信号φ、１を昇
圧する方法。これは上記問題点■の対策である。
クティブサイクル終了時にワード線駆動信号φ、１を昇
圧する方法。これは上記問題点■の対策である。
Ｃ０第７図で示すように、Ａ、同様ワード線駆動信号φ
□、の立上り時に昇圧し、図工同様アクティブサイクル
終了時に再びワード線駆動信号φ、１を昇圧する方法。
□、の立上り時に昇圧し、図工同様アクティブサイクル
終了時に再びワード線駆動信号φ、１を昇圧する方法。
これは上記問題点■〜■全での対策である。
しかしながら、Ｎ工の方法では昇圧後のワード線は電気
的に７０−ティング状態となるため、リークにより第５
図で示すようにワード線駆動信号φ８．の電位は低下す
る。従って問題点■の対策にはならない可能性がある。
的に７０−ティング状態となるため、リークにより第５
図で示すようにワード線駆動信号φ８．の電位は低下す
る。従って問題点■の対策にはならない可能性がある。
また、旦、の方法は明らかに問題点■、■の対策にはな
らず、ｑ工の方法は、問題点■〜■の対策になっている
ものの、アクティブサイクルが短い場合、アクティブサ
イクル終了時の昇圧が不要（Ｎ工の方法で十分）となる
可能性があり、２回も昇圧することで無駄な電力を消費
してしまう問題点があった。
らず、ｑ工の方法は、問題点■〜■の対策になっている
ものの、アクティブサイクルが短い場合、アクティブサ
イクル終了時の昇圧が不要（Ｎ工の方法で十分）となる
可能性があり、２回も昇圧することで無駄な電力を消費
してしまう問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、応答時間が遅れることなく、リフレッシュ
時間を長くとることができ、無駄な電力を消費しない半
導体記憶装置を得ることを目的とする。
れたもので、応答時間が遅れることなく、リフレッシュ
時間を長くとることができ、無駄な電力を消費しない半
導体記憶装置を得ることを目的とする。
この発明にかかる半導体記憶装置は、ワード線駆動信号
を電源電圧レベル以上に昇圧する昇圧回路と、前記ワー
ド線駆動信号の電圧レベルを検出し、その電圧レベルと
所定の電圧レベルを比較する比較回路とを備え、読み出
し時に前記ワード線駆動信号を航記昇圧回路により昇圧
し立上げ、再書込み時に前記比較回路により前記ワード
線駆動信号の電圧レベルを前記所定の電圧レベルと比較
し、該所定の電圧レベルを下回った場合に、さらに前記
昇圧回路により前記ワード線駆動信号を昇圧するように
している。
を電源電圧レベル以上に昇圧する昇圧回路と、前記ワー
ド線駆動信号の電圧レベルを検出し、その電圧レベルと
所定の電圧レベルを比較する比較回路とを備え、読み出
し時に前記ワード線駆動信号を航記昇圧回路により昇圧
し立上げ、再書込み時に前記比較回路により前記ワード
線駆動信号の電圧レベルを前記所定の電圧レベルと比較
し、該所定の電圧レベルを下回った場合に、さらに前記
昇圧回路により前記ワード線駆動信号を昇圧するように
している。
〔作用）
この発明においては、再書込み時の昇圧回路による昇圧
は、比較回路により検出されたワード線駆動信号の電圧
レベルが所定の電圧レベルを下回った場合にのみ行なう
ため、必要に応じた昇圧アクションがとれる。
は、比較回路により検出されたワード線駆動信号の電圧
レベルが所定の電圧レベルを下回った場合にのみ行なう
ため、必要に応じた昇圧アクションがとれる。
第１図はこの発明の一実施例である半導体記憶装置の昇
圧手段を示す概略構成図である。同図において、２はワ
ード線駆動信号φイ５発生回路（以下、「φい１発生回
路」と言う。）、３はワード線駆動信号φ□、昇圧回路
（以下、「φＷＬ昇圧回路」と言う。）、４はワード線
駆動信号φ８．比較回路く以下、「φ８．比較回路」と
言う。）であり、φい１発生回路２は外部ＲＡＳ信号を
入力信号とし、このＲＡＳ信号に従いワード線駆動信号
φ８．をロウデコーダ５に送っている。φ−し昇圧回路
３はＲＡＳ信号と、φ−し比較回路４の出力信号Ｓ４を
入力信号とし、これらの信号ＲＡＳ、Ｓ４に基づき、ワ
ード線駆動信号φ□、を昇圧する。またφイ。
圧手段を示す概略構成図である。同図において、２はワ
ード線駆動信号φイ５発生回路（以下、「φい１発生回
路」と言う。）、３はワード線駆動信号φ□、昇圧回路
（以下、「φＷＬ昇圧回路」と言う。）、４はワード線
駆動信号φ８．比較回路く以下、「φ８．比較回路」と
言う。）であり、φい１発生回路２は外部ＲＡＳ信号を
入力信号とし、このＲＡＳ信号に従いワード線駆動信号
φ８．をロウデコーダ５に送っている。φ−し昇圧回路
３はＲＡＳ信号と、φ−し比較回路４の出力信号Ｓ４を
入力信号とし、これらの信号ＲＡＳ、Ｓ４に基づき、ワ
ード線駆動信号φ□、を昇圧する。またφイ。
比較回路４は比較基準電圧Ｖ とワード線駆動ｅｆ
信号φ８．を入力とし、この比較結果を出力信号Ｓ４と
してφＭＬ昇圧回路３に送っている。ロウデコーダ５は
ワード線駆動信号φ８．を図示しないＣＰＵから指令さ
れたアドレスに対応するワード線ＷＬに伝えるものであ
る。
してφＭＬ昇圧回路３に送っている。ロウデコーダ５は
ワード線駆動信号φ８．を図示しないＣＰＵから指令さ
れたアドレスに対応するワード線ＷＬに伝えるものであ
る。
第２図、第３図は第１図の昇圧手段によるワード線駆動
信号φ、θ昇圧動作を示すタイミング図であり、第２図
、第３図は各々アクティブサイクルが比較的長い場合と
短い場合を示している。以下、これらの図を参照しつつ
第１図の昇圧手段の動作の説明を行なう。
信号φ、θ昇圧動作を示すタイミング図であり、第２図
、第３図は各々アクティブサイクルが比較的長い場合と
短い場合を示している。以下、これらの図を参照しつつ
第１図の昇圧手段の動作の説明を行なう。
まず、ＲＡＳ信号が立下り、このＲＡＳ信号を受けたφ
い５発生回路２によりワード線駆動信号φいＬを時刻ｔ
で電源電圧Ｖ。。レベルに立上げる。
い５発生回路２によりワード線駆動信号φいＬを時刻ｔ
で電源電圧Ｖ。。レベルに立上げる。
これと同時にＲＡＳ信号を受けたφ０．昇圧回路３によ
りワード線駆動信号φ を昇圧し、ｖＣＣレベｌＩＬ ル以上にする。ここまでの過程は第２図、第３図共に同
様である。
りワード線駆動信号φ を昇圧し、ｖＣＣレベｌＩＬ ル以上にする。ここまでの過程は第２図、第３図共に同
様である。
しかる後、ＲＡＳ信号が立上る時刻ｔ２におけるワード
線駆動信号φい、の電位レベルｖＷＬをφ□。
線駆動信号φい、の電位レベルｖＷＬをφ□。
比較回路４により検出し、この電位レベルＶＷＬと比較
基ｔｆ＝電圧Ｖ との比較結果を出力信号Ｓ４ｅｆ としてφ 昇圧回路３に送る。φ９．昇圧回路３は−［ ＲＡＳ信号が立上った時刻ｔ２における入力信号３４に
従い、第２図で示すようにＶ ＞Ｖ でｒｃｆ
ＷＬ あれば昇圧を行ない、第３図で示すようにＶｒｅｒ〈Ｖ
いしであれば何も動作しない。
基ｔｆ＝電圧Ｖ との比較結果を出力信号Ｓ４ｅｆ としてφ 昇圧回路３に送る。φ９．昇圧回路３は−［ ＲＡＳ信号が立上った時刻ｔ２における入力信号３４に
従い、第２図で示すようにＶ ＞Ｖ でｒｃｆ
ＷＬ あれば昇圧を行ない、第３図で示すようにＶｒｅｒ〈Ｖ
いしであれば何も動作しない。
このように、アクティブサイクルの終了時の昇圧を、必
要に応じて自動的に行なうようにすることで、無駄な電
力を消費することな〈従来からの問題点■、■、■を解
決することができる。
要に応じて自動的に行なうようにすることで、無駄な電
力を消費することな〈従来からの問題点■、■、■を解
決することができる。
なお、比較基準電圧■ は電源電圧■。０＋アｅｆ
クセストランジスタの閾値電圧Ｖｔｈ程度以上が望まし
い。
い。
以上説明したように、この発明によれば、読出し時にワ
ード線駆動信号を昇圧回路により昇圧し、電源電圧レベ
ル以上に立上げ、再書き込み時に比較回路によりワード
線駆動信号の電圧レベルを所定の電圧レベルと比較し、
下回った場合のみ昇圧回路により昇圧を行なうことで、
応答時間が遅れることなく、リフレッシュ時間が長くと
れ、正確に読み書きが行なえ、無駄な電力を消費しない
半導体記憶装置を得ることができる。
ード線駆動信号を昇圧回路により昇圧し、電源電圧レベ
ル以上に立上げ、再書き込み時に比較回路によりワード
線駆動信号の電圧レベルを所定の電圧レベルと比較し、
下回った場合のみ昇圧回路により昇圧を行なうことで、
応答時間が遅れることなく、リフレッシュ時間が長くと
れ、正確に読み書きが行なえ、無駄な電力を消費しない
半導体記憶装置を得ることができる。
第１図はこの発明の一実施例である半導体記憶装置の昇
圧手段を示す概略構成図、第２図、第３図は第１図の昇
圧手段の動作を示すタイミング図、第４図は従来のＭＯ
ＳダイナミックＲＡＭのメモリセル部の概略図、第５図
、第６図、第７図は従来の昇圧手段の動作を示すタイミ
ング図である。 図において、φ□、はワード線駆動信号、２はφれ発生
回路、３はφい、昇圧回路、４はφ１．比較回路、ＲＡ
Ｓはロウアドレスストローブ信号である。 なお、各図中同一符号は同一または相当部分を示す。 ｍ−一一ロ勺アドレスストローブ信号 第３図 １ｔ２ 第４図 第５図 第６図 第７図 葉 φｗＬＶｃｃ −−−−−−−−−− 手続補正書く自発） ）０発明の名称 半導体記憶装置 ｉ、補正をする者 代表者志岐守哉 １、代理人 ５、補正の対象 明細書 ６、補正の内容 （１） 明１１［１書第３頁第１６行ないし第１９行
の「ビット線ＢＬ１・・・場合がある。ｊを、ｒ １１
Ｌ ＩＴレベルの読出しマージンを損失する。」に訂
正する。 （２） 明細書第３頁第２０行の［アクセストランジ
スタ］を、「キャパシタＣ１，Ｃ２に“′Ｈ″レベルの
情報が蓄積されている場合、アクセストランジスタ」に
訂正する。 （３） 明細書第４頁第１行の「上昇することがあり
」を、「上昇し」に訂正する。 （４） 明細書第４頁第１４行ないし１６行の「リフ
レッシュ時間が・・・可能性がある。」を、［“ＨＩ＋
レベルの読出しマージンを損失し、リフレッシュ時間が
短くなる。ソフトエラーに弱くなるなど特性を劣化させ
る。」に訂正する。 以上
圧手段を示す概略構成図、第２図、第３図は第１図の昇
圧手段の動作を示すタイミング図、第４図は従来のＭＯ
ＳダイナミックＲＡＭのメモリセル部の概略図、第５図
、第６図、第７図は従来の昇圧手段の動作を示すタイミ
ング図である。 図において、φ□、はワード線駆動信号、２はφれ発生
回路、３はφい、昇圧回路、４はφ１．比較回路、ＲＡ
Ｓはロウアドレスストローブ信号である。 なお、各図中同一符号は同一または相当部分を示す。 ｍ−一一ロ勺アドレスストローブ信号 第３図 １ｔ２ 第４図 第５図 第６図 第７図 葉 φｗＬＶｃｃ −−−−−−−−−− 手続補正書く自発） ）０発明の名称 半導体記憶装置 ｉ、補正をする者 代表者志岐守哉 １、代理人 ５、補正の対象 明細書 ６、補正の内容 （１） 明１１［１書第３頁第１６行ないし第１９行
の「ビット線ＢＬ１・・・場合がある。ｊを、ｒ １１
Ｌ ＩＴレベルの読出しマージンを損失する。」に訂
正する。 （２） 明細書第３頁第２０行の［アクセストランジ
スタ］を、「キャパシタＣ１，Ｃ２に“′Ｈ″レベルの
情報が蓄積されている場合、アクセストランジスタ」に
訂正する。 （３） 明細書第４頁第１行の「上昇することがあり
」を、「上昇し」に訂正する。 （４） 明細書第４頁第１４行ないし１６行の「リフ
レッシュ時間が・・・可能性がある。」を、［“ＨＩ＋
レベルの読出しマージンを損失し、リフレッシュ時間が
短くなる。ソフトエラーに弱くなるなど特性を劣化させ
る。」に訂正する。 以上
Claims (1)
- （１）ワード線駆動信号を電源電圧レベル以上に昇圧す
る昇圧回路と、 前記ワード線駆動信号の電圧レベルを検出し、その電圧
レベルと所定の電圧レベルを比較する比較回路とを備え
、 読み出し時に前記ワード線駆動信号を前記昇圧回路によ
り昇圧し立上げ、 再書込み時に前記比較回路により前記ワード線駆動信号
の電圧レベルを前記所定の電圧レベルと比較し、該所定
の電圧レベルを下回った場合に、さらに前記昇圧回路に
より前記ワード線駆動信号を昇圧することを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091204A JPS63255897A (ja) | 1987-04-13 | 1987-04-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62091204A JPS63255897A (ja) | 1987-04-13 | 1987-04-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255897A true JPS63255897A (ja) | 1988-10-24 |
Family
ID=14019901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091204A Pending JPS63255897A (ja) | 1987-04-13 | 1987-04-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63255897A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0554649A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体メモリ |
| JPH0581859A (ja) * | 1991-09-25 | 1993-04-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6115319A (en) * | 1997-02-14 | 2000-09-05 | Hitachi, Ltd. | Dynamic RAM having word line voltage intermittently boosted in synchronism with an external clock signal |
| JP2003109381A (ja) * | 2001-09-27 | 2003-04-11 | Oki Electric Ind Co Ltd | 昇圧電源発生回路 |
| US7002854B2 (en) | 2000-07-25 | 2006-02-21 | Nec Electronics Corp. | Internal voltage level control circuit and semiconductor memory device as well as method of controlling the same |
| JP2015079552A (ja) * | 2013-10-17 | 2015-04-23 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
-
1987
- 1987-04-13 JP JP62091204A patent/JPS63255897A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0554649A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体メモリ |
| JPH0581859A (ja) * | 1991-09-25 | 1993-04-02 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6115319A (en) * | 1997-02-14 | 2000-09-05 | Hitachi, Ltd. | Dynamic RAM having word line voltage intermittently boosted in synchronism with an external clock signal |
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| JP2015079552A (ja) * | 2013-10-17 | 2015-04-23 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US9401192B2 (en) | 2013-10-17 | 2016-07-26 | Fujitsu Semiconductor Limited | Ferroelectric memory device and timing circuit to control the boost level of a word line |
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