JPH10199295A

JPH10199295A - 半導体集積回路

Info

Publication number: JPH10199295A
Application number: JP9003277A
Authority: JP
Inventors: Shinya Fujioka; 伸也藤岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-01-10
Filing date: 1997-01-10
Publication date: 1998-07-31
Also published as: KR19980069925A; KR100299192B1; US6091290A

Abstract

(57)【要約】【課題】ＤＲＡＭ等から構成される半導体集積回路に
おいて、バーンイン試験時に昇圧ノードにおける昇圧電
圧レベルが上がり過ぎるのを防止し、バーンイン試験開
始後に昇圧電圧発生回路部の正常動作を実現させること
を目的とする。【解決手段】昇圧電圧を生成して複数の半導体素子へ
供給する機能を有し、バーンイン試験が実行される期間
中、上記昇圧電圧を出力する昇圧ノードをプリチャージ
するためのプリチャージ部４の入力電圧を、予め定めら
れたレベルにクランプするプリチャージ入力電圧クラン
プ手段２を備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のＭＯＳ型電
界効果トランジスタ（以後、ＭＯＳ型トランジスタまた
はＭＯＳ型ＦＥＴと略記する）のような半導体素子を含
むダイナミック・ランダムアクセスメモリ（通常、ＤＲ
ＡＭと略記する）等から構成される半導体集積回路に関
する。

【０００２】最近では、ＤＲＡＭの高密度化を図るため
に、各々のメモリセルが１個のｎＭＯＳ型トランジスタ
および１個のコンデンサから構成されるような１トラン
ジスタ・１キャパシタ形の複数のメモリセルをチップ上
に形成したＤＲＡＭが用いられている。ＤＲＡＭ等から
なる半導体集積回路の高集積化を実現するために、これ
らのメモリセルに対しデータを書き込むためのセルトラ
ンジスタや、共有タイプ（shared type ）のセンスアン
プにより同メモリセルからデータを読み出すためのビッ
ト線トランスファ用トランジスタにｎＭＯＳ型トランジ
スタ（ｎチャネルＭＯＳ型電界効果トランジスタの略）
を使用している場合、ｎＭＯＳ型トランジスタのゲート
−ソース間のしきい値電圧の影響を考慮する必要があ
る。

【０００３】このｎＭＯＳ型トランジスタのしきい値電
圧の影響を解消してＤＲＡＭ内の複数のメモリセルに対
する書き込み動作および読み出し動作を安定に行わせる
ために、セルトランジスタやビット線トランスファ用ト
ランジスタとして使用されるｎＭＯＳ型トランジスタの
ドレイン、ソースよりも上記しきい値電圧の分以上に高
くした昇圧電圧を生成して同ｎＭＯＳ型トランジスタの
ゲート電圧に供給するようにしている。

【０００４】本発明は、上記のような昇圧電圧を使用す
る半導体集積回路においてバーンイン試験を行うとき
に、昇圧電圧を出力する昇圧ノードにおける電圧レベル
が上がり過ぎるのを防止するための一方策に言及するも
のである。

【０００５】

【従来の技術】まず初めに、半導体集積回路を構成する
ＤＲＡＭ内の複数のメモリセルに対する書き込み動作お
よび読み出し動作を安定に行わせるために昇圧電圧を生
成する場合の問題点を分かり易くするために、添付の図
面（図１５〜図１７）を参照しながら、一般のＤＲＡＭ
におけるセルトランジスタのゲート電圧発生部やビット
線トランスファ用トランジスタのゲート電圧発生部の構
成およびその動作を説明する。

【０００６】図１５は、一般のＤＲＡＭにおけるセルト
ランジスタの構成を示す回路ブロック図、図１６は、上
記ＤＲＡＭにおけるビット線トランスファ用トランジス
タの構成を示す回路ブロック図、および、図１７は、上
記ＤＲＡＭにおけるセルデータの読み出し時の動作電圧
波形を示す図である。ここでは、半導体集積回路内の周
辺回路と区別するために、複数のメモリセルを含むメモ
リセルブロック内のセルトランジスタのゲート電圧発生
部、およびビット線トランスファ用トランジスタのゲー
ト電圧発生部等をまとめてコア回路部とよぶこととす
る。

【０００７】図１５に示すように、現在一般的に使用さ
れているＤＲＡＭの１トランジスタ・１キャパシタ形の
各々のメモリセルは、１個のｎＭＯＳ型トランジスタか
らなるセルトランジスタＱｓと、１個のセルコンデンサ
Ｃｓにより構成される。こののようなタイプのメモリセ
ルに対しビット線ＢＬを介してデータ“１”またはデー
タ“０”を書き込む場合、ワード線ＷＬに接続されるワ
ードデコーダ部７０からセルトランジスタＴｃへ高電圧
レベルの出力電圧を供給してセルトランジスタＴｃを動
作状態（オン状態）にする必要がある。さらに、セルコ
ンデンサＣｃ内の蓄積電荷Ｑｓにより発生する電圧の変
化を大きくしてメモリセルへのデータ読み出し動作が誤
りなく行えるようにするために、セルトランジスタＴｃ
の安定な動作状態を保証する程度に充分高い入力電圧を
ゲートに印加しなければならない。

【０００８】しかしながら、この場合、図１７の動作電
圧波形図に示すように、セルトランジスタＴｃのゲート
−ソース間のしきい値電圧Ｖｔｈの分だけ蓄積電荷Ｑｓ
の電圧の変化が小さくなる。このしきい値電圧Ｖｔｈの
影響を解消するために、内部の昇圧電圧発生回路部によ
り生成される昇圧電源ＳＶｉｉ（図１５参照）を使用
し、ｎＭＯＳトランジスタのドレイン、ソースよりも上
記しきい値電圧の分以上に高くした昇圧電圧をワード線
ＷＬへ供給するようにしている。

【０００９】また一方で、図１６に示すように、共有タ
イプのセンスアンプ７２（標準の電源Ｖｉｉ使用）、２
対のビット線ＢＬＸ（ｎ），ＢＬＺ（ｎ）およびＢＬＸ
（ｎ＋１），ＢＬＺ（ｎ＋１）のいずれか一方からデー
タを読み出す場合、ビット線トランスファ信号生成部７
１−１，７１−２からそれぞれ出力される昇圧電圧レベ
ルのビット線トランスファ信号ＢＬＴＸ（ｎ），ＢＬＴ
Ｘ（ｎ＋１）のいずれか一方により、対応する読み出し
用トランジスタＴｘ（ｎ），Ｔｚ（ｎ）または読み出し
用トランジスタＴｘ（ｎ＋１），Ｔｚ（ｎ＋１）を動作
状態（オン状態）にする必要がある。さらに、センスア
ンプ７２の安定な動作を保証する程度に充分高い電圧レ
ベルを有するビット線トランスファ信号ＢＬＴＸを供給
しなければならない。

【００１０】しかしながら、この場合、しきい値電圧Ｖ
ｔｈの影響を解消してデータの読み出し動作が誤りなく
行えるようにするために、ビット線トランスファ信号生
成部７１−１，７１−２においても昇圧電源ＳＶｉｉ
（図１６参照）を使用し、ｎＭＯＳ型トランジスタのド
レイン、ソースよりも上記しきい値電圧の分以上に高く
した昇圧電圧の出力レベルを有するビット線トランスフ
ァ信号ＢＬＴＸを供給するようにしている。

【００１１】図１８は、従来技術によるバーンインエン
トリ用の昇圧ノードのプリチャージを行うための回路構
成を示す回路図である。半導体集積回路のバーンイン試
験を行う場合でも内部の昇圧電圧発生回路部（１３０〜
１３６）を正常に動作させるために、従来は、図１８に
示すように、バーンイン試験を実行する前に昇圧電圧を
出力する昇圧ノードをプリチャージするためのプリチャ
ージ部を設けている。このような昇圧ノードのプリチャ
ージを行うためのプリチャージ部（１４１〜１４５、２
４１〜２４４）を備えた昇圧電圧発生回路部は、通常、
昇圧電圧ポンピング回路部とよばれている。

【００１２】さらに詳しく説明すると、従来の昇圧電圧
ポンピング回路部においては、複数段のインバータ１５
０およびレベルシフタ１５５により昇圧電圧ポンピング
用制御信号が生成され、一対のプリチャージ用のダイオ
ード１３１、１３２（上記プリチャージ部内のダイオー
ド１４１、２４１とは別に設けられたダイオード）、お
よびインバータ１３０、１３４を介して一対のｐＭＯＳ
型トランジスタ１３３に供給される。このときに、上記
制御信号に基づき、コンデンサ１３５、１３６によって
昇圧電圧が生成される。上記一対のｐＭＯＳ型トランジ
スタ１３３のドレインは、上記コンデンサ１３５、１３
６により生成された昇圧電圧（ＳＶｃｃ）を出力するた
めの昇圧ノードを形成する。この昇圧ノードのプリチャ
ージを行うためのプリチャージ部は、一対のプリチャー
ジ用ｎＭＯＳ型トランジスタ１４４、２４４と、一方の
プリチャージ用トランジスタのゲートに接続されるｎＭ
ＯＳ型トランジスタ１４３と、他方のプリチャージ用ト
ランジスタのゲートに接続されるｎＭＯＳ型トランジス
タ２４３とを有している。

【００１３】さらに、プリチャージ部の一方のプリチャ
ージ用ｎＭＯＳ型トランジスタ１４４の入力側には、コ
ンデンサ１４０およびダイオード１４１、１４２が接続
される。プリチャージ部の他方のプリチャージ用ｎＭＯ
Ｓ型トランジスタ２４４の入力側には、コンデンサ２４
０およびダイオード２４１、２４２が接続される。これ
らのプリチャージ用ｎＭＯＳ型トランジスタ１４４、２
４４のゲートには、インバータ１４５によって、互いに
反対の極性を有するプリチャージ用信号がそれぞれ入力
されることになる。

【００１４】図１８に示すような従来の内部昇圧発生回
路部では、バーンイン試験が実行されるバーンイン時
に、昇圧ノードにおける電圧レベルの上がり過ぎを防止
するために、バーンイン試験が実行されていることを示
すバーンインエントリ信号ｂｉｈを利用してプリチャー
ジ用ｎＭＯＳ型トランジスタ１４４、２４４のゲートを
フローティング状態にし、ゲート電圧のポンピングを行
わないようにしている（図１８の）。さらに、プリチ
ャージ用ｎＭＯＳ型トランジスタ１４４、２４４のソー
スに接続される昇圧ノードのプリチャージ電圧のレベル
を通常動作範囲よりも低く設定するようにしている（図
１８の）（例えば、プリチャージ電圧Ｖｃｃ（ドレイ
ン電圧）−Ｖｔｈ（しきい値電圧）の近傍）。

【００１５】

【発明が解決しようとする課題】図１９は、従来技術の
第１の問題点を説明するための主要回路部の構成を示す
回路図、図２０は、図１９においてプリチャージ電圧レ
ベルが変化する様子を示すグラフ、および、図２１は、
図１９の昇圧ノードの電圧上昇の様子を示すグラフであ
る。

【００１６】図１９の回路は、前述の図１８のプリチャ
ージ部の構成を拡大して示すものである。図１９に示す
方式の昇圧電圧ポンピング回路部では、昇圧ノードをプ
リチャージするトランジスタとしてｎＭＯＳトランジス
タを使用している場合、このｎＭＯＳトランジスタのゲ
ート電圧（ノードｎ０１）はＶｃｃ−Ｖｔｈ〜Ｖｃｃ＋
Ｖｔｈの間でフローティング状態になってしまう。例え
ば、フローティングノードであるノードｎ０１のゲート
電圧がＶｃｃ＋Ｖｔｈになっているとした場合、図２０
のグラフに示すように、昇圧ノードｎ０２へのプリチャ
ージ電圧のレベルが増加してＶｃｃ以上になってしま
う。

【００１７】この結果、図２１に示すように、コンデン
サＣｎ０２（例えば、図１８のコンデンサ１３５）の両
端における結点ｐｍｐｚ（例えば、図１８の結点ｐｍｐ
１ｚ）の電圧、および、ノードｎ０２の電圧が上がり過
ぎて昇圧電圧出力用のトランジスタ（例えば、図１８の
一対のｎＭＯＳ型トランジスタ１３３）のブレークダウ
ン電圧を越えるために、このトランジスタが破壊される
という問題が生じてくる。

【００１８】図２２は、従来技術の第２の問題点を説明
するための主要回路部の構成を示す回路図であり、図２
３は、図２２の昇圧ノードからドレインへ電荷が逃げる
様子を示すグラフである。図２２に示すように、フロー
ティングノードであるノードｎ０１のゲート電圧はＶｃ
ｃ−Ｖｔｈ〜Ｖｃｃ＋Ｖｔｈの間の値を取り得るので、
プリチャージ用ｎＭＯＳ型トランジスタ１４４（または
２４４）がオン状態になる。それゆえに、昇圧電圧ＳＶ
ｃｃとドレイン電圧Ｖｃｃとの間に電流パスが生じて電
流Ｉが流れ、ノードｎ０２からドレインに向かって電荷
が逃げる。

【００１９】この結果、図２３に示すように、バーンイ
ン試験が開始された後も、プリチャージに対し有効に作
用する電荷が一部逃げてしまうので、ノードｎ０２の電
圧がなかなか立ち上がらず、昇圧効率が著しく悪化する
という問題が生じてくる。本発明は上記問題点に鑑みて
なされたものであり、バーンイン試験を行うときに、昇
圧電圧を出力する昇圧ノードにおける電圧レベルが上が
り過ぎるのを防止すると共に、バーンイン試験が開始さ
れた後に昇圧電圧発生回路部の正常動作を速やかに実現
させて昇圧効率を改善することが可能な半導体集積回路
を提供することを目的とするものである。

【００２０】

【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。ここでは、半導体集積回路
の構成を簡略化して示すこととする。上記問題点を解決
するために、本発明の半導体集積回路は、図１に示すよ
うに、昇圧電圧を生成して上記複数の半導体素子へ供給
する機能（例えば、昇圧電圧生成部３）を有し、バーン
イン試験が実行される期間中、上記昇圧電圧を出力する
昇圧ノードをプリチャージするためのプリチャージ部４
の入力電圧を、予め定められたレベルにクランプするプ
リチャージ入力電圧クランプ手段２を備えている。な
お、バーンイン試験が実行される期間は、バーンインエ
ントリ信号生成部１から出力されるバーンインエントリ
信号等のバーンイン制御信号Ｓｂによって決定される。

【００２１】好ましくは、本発明の半導体集積回路が、
上記半導体素子として複数のＭＯＳ型トランジスタを含
むダイナミック・ランダムアクセスメモリから構成され
る場合、これらの複数のＭＯＳ型トランジスタを動作さ
せるためのしきい値電圧に基づいて上記昇圧電圧の値が
決定される。さらに、好ましくは、本発明の半導体集積
回路において、上記プリチャージ部４が、少なくとも一
つのＭＯＳ型トランジスタを含み、上記プリチャージ入
力電圧クランプ手段２が、上記プリチャージ部４内の上
記ＭＯＳ型トランジスタに接続される少なくとも一つの
ＭＯＳ型トランジスタを含む場合、上記プリチャージ入
力電圧クランプ手段２内のＭＯＳ型トランジスタのドレ
イン電圧をソース電圧のレベル（またはグランドレベ
ル、すなわち、接地レベル）に設定して上記プリチャー
ジ部４内のＭＯＳ型トランジスタをオフ状態にするよう
に構成される。

【００２２】さらに、好ましくは、本発明の半導体集積
回路において、上記プリチャージ部４が、少なくとも一
つのＭＯＳ型トランジスタを含み、上記プリチャージ入
力電圧クランプ手段２が、上記プリチャージ部４内の上
記ＭＯＳ型トランジスタに接続される少なくとも一つの
ＭＯＳ型トランジスタを含む場合、上記プリチャージ入
力電圧クランプ手段２内のＭＯＳ型トランジスタのゲー
ト電圧を上記昇圧電圧のレベルに設定して上記プリチャ
ージ部４内のＭＯＳ型トランジスタをダイオードとして
動作させるように構成される。

【００２３】本発明の半導体集積回路は、バーンイン試
験時に昇圧電圧を出力する昇圧ノードにおける電圧レベ
ルが上がり過ぎるのを防止するために、バーンイン試験
が実行される期間中、プリチャージ部４の入力電圧を、
予め定められたレベルにクランプすることをその原理と
するものである。このような本発明の原理をさらに詳し
く説明するために、後述の図２および図３に示すような
２つの基本回路を提起する。

【００２４】図２は、本発明の原理に基づく基本回路の
第１例を示す回路ブロック図であり、図３は、本発明の
原理に基づく基本回路の第２例を示す回路ブロック図で
ある。ただし、ここでは、本発明の半導体集積回路にお
けるプリチャージ入力電圧クランプ手段およびプリチャ
ージ部の部分を示すこととする。なお、これ以降、前述
した構成要素と同様のものについては、同一の参照番号
を付して表すこととする。

【００２５】図２の基本回路の第１例においては、バー
ンイン試験時に昇圧ノードｎ０２をプリチャージするプ
リチャージ用トランジスタ回路部４ｅのプリチャージ用
トランジスタのゲート電圧をソース電圧Ｖｓｓにクラン
プするために、バーンインエントリ信号（ｂｉｈｚ）を
利用して、プリチャージ入力電圧クランプ用トランジス
タ４ａのドレイン電圧をソース電圧Ｖｓｓにクランプす
るように切り換えている。

【００２６】さらに詳しく説明すると、図２において、
通常動作時は、プリチャージ用コンデンサ４ｂやプリチ
ャージ入力電圧クランプ用ダイオード４ｃやプリチャー
ジ入力駆動用トランジスタ回路部４ｄが接続されたノー
ドｎ０１の電圧は、プリチャージ入力電圧クランプ用ト
ランジスタ４ａによって、Ｖｃｃ−Ｖｔｈのレベルにク
ランプされている。これに対し、バーンイン試験時は、
バーンインエントリ信号を使用することにより、プリチ
ャージ入力電圧クランプ用トランジスタ４ａのドレイン
電圧をソース電圧Ｖssに設定するように、ドレイン電圧
固定用切換スイッチ部２ａを切り換える。このようにす
れば、ノードｎ０１をソース電圧Ｖssに安定にクランプ
することができる。すなわち、この場合は、バーンイン
試験時にプリチャージ用トランジスタをオフ状態に保持
するようにしている。

【００２７】また一方で、図３の基本回路の第２例にお
いては、バーンイン試験時に昇圧ノードｎ０２をプリチ
ャージするプリチャージ用トランジスタ回路部４ｅのプ
リチャージ用トランジスタのゲート電圧をドレイン電圧
Ｖｃｃにクランプするために、バーンインエントリ信号
を利用して、プリチャージ入力電圧クランプ用トランジ
スタ４ａのゲート電圧を昇圧電圧ＳＶｃｃにクランプす
るように切り換えている。

【００２８】さらに詳しく説明すると、図３において
も、通常動作時は、前述の図２の場合と同じように、ノ
ードｎ０１の電圧は、プリチャージ入力電圧クランプ用
トランジスタ４ａによって、Ｖｃｃ−Ｖｔｈのレベルに
クランプされている。これに対し、バーンイン試験時
は、バーンインエントリ信号を使用することにより、プ
リチャージ入力電圧クランプ用トランジスタ４ａのゲー
ト電圧を昇圧電圧ＳＶccに設定するように、ゲート電圧
固定用切換スイッチ部２ｂを切り換える。このようにす
れば、ノードｎ０１をドレイン電圧Ｖｃｃに安定にクラ
ンプすることができる。すなわち、この場合は、すなわ
ち、この場合は、バーンイン試験時にプリチャージ用ト
ランジスタをダイオードとして動作させるようにしてい
る。

【００２９】かくして、本発明の半導体集積回路によれ
ば、バーンイン試験が実行される期間にわたってプリチ
ャージ部のプリチャージ用トランジスタを予め定められ
たレベルにクランプすることにより、プリチャージ用ト
ランジスタの入力側のノードをクランプすることができ
るので、バーンイン試験時に昇圧電圧を出力する昇圧ノ
ードにおける電圧レベルが上がり過ぎるのを防止すると
共に、バーンイン試験が開始された後に昇圧電圧発生回
路部の正常動作を速やかに実現させることが可能にな
る。

【００３０】

【発明の実施の形態】以下、添付図面（図４〜図１４）
を参照しながら本発明の好ましい実施例を説明すること
とする。図４は、図２の第１例に係る実施例（以下、第
１の実施例と略記する）の構成およびその動作電圧波形
を示す図である。ただし、ここでも、前述の図２の場合
と同じように、半導体集積回路の構成を簡略化して示す
こととする。

【００３１】図４の（Ａ）部に示す第１の実施例におい
ては、前述のドレイン電圧固定用切換スイッチ部２ａと
して、ドレイン電圧固定用ｐＭＯＳトランジスタ２０と
ドレイン電圧固定用ｎＭＯＳトランジスタ２１から構成
されるインバータ回路部を設けている。この場合、バー
ンインエントリ信号（ｂｉｈｚ）は、図４の（Ｂ）部に
示すように、通常動作時に低レベル（“Ｌ”）になり、
バーンイン試験時に高レベル（“Ｈ”）になる。したが
って、このバーンインエントリ信号を上記インバータ回
路部に入力した場合、通常動作時では同インバータ回路
部に出力電圧（ｏｕｔ）のレべルがＶｃｃになり、バー
ンイン試験時ではＶｓｓになる。

【００３２】図５は、図３の第２例に係る実施例（以
下、第２の実施例と略記する）の構成およびその動作電
圧波形を示す図である。ただし、ここでも、前述の図３
の場合と同じように、半導体集積回路の構成を簡略化し
て示すこととする。図５の（Ａ）部に示す第２の実施例
においては、前述のゲート電圧固定用切換スイッチ部２
ｂは、バーンインエントリ信号（ｂｉｈｚ）を受ける第
１のインバータ２２と、信号波形をレベルシフトするた
めのフリップフロップ回路部２３と、第２のインバータ
２４と、プリチャージ部のプリチャージ用トランジスタ
のゲートに接続されるゲート電圧固定用信号出力段２５
とを有している。

【００３３】この場合、バーンインエントリ信号（ｂｉ
ｈｚ）は、図５の（Ｂ）部に示すように、通常動作時に
低レベル（“Ｌ”）になり、バーンイン試験時に高レベ
ル（“Ｈ”）になる。したがって、このバーンインエン
トリ信号を図５の（Ａ）部の第１のインバータ２２に入
力した場合、通常動作時ではゲート電圧固定用信号出力
段２５の出力電圧（ｏｕｔ）のレべルがＶｃｃになり、
バーンイン試験時ではＳＶｃｃになる。

【００３４】図６および図７は、本発明の第１の実施例
の全体構成を示す回路図のその１およびその２をそれぞ
れ示すものである。図６においては、本発明の第１の実
施例に係るドレイン電圧固定用切換スイッチ部２ａ以外
に、バーンインエントリ信号を生成するバーンインエン
トリ回路部１０、昇圧電圧をプリチャージして昇圧電圧
ポンピング動作を行うための信号を生成する昇圧電圧ポ
ンピング用発振回路部１３、および、昇圧電圧ポンピン
グ動作を制御するための制御信号を生成する昇圧電圧ポ
ンピング制御信号生成回路部１４が半導体集積回路内に
形成されている。

【００３５】図７においては、昇圧電圧を出力する昇圧
ノードのプリチャージを行う機能を有する昇圧電圧ポン
ピング回路部３０と、昇圧電圧のレベルを検出する検出
回路部５とが半導体集積回路内に形成されている。さら
に、図６においては、本発明の第１の実施例に係るドレ
イン電圧固定用切換スイッチ部２ａとして、２種類のＭ
ＯＳトランジスタから構成されるインバータ回路部（図
４参照）を使用する代わりに、一つのインバータ２６を
使用している。このインバータ２６の動作は、図４の場
合と同じなので、ここではインバータ２６の動作電圧波
形に関する説明を省略する。

【００３６】図６のバーンインエントリ回路部１０は、
バーンインエントリ信号（ｂｉｈｚ）を生成して昇圧電
圧ポンピング回路部３０に供給する機能を有するもので
あり、入力レベル変換用の２つの抵抗Ｒ１、Ｒ２と、差
動増幅回路部１１と、信号波形整形用の２段のインバー
タ１２とを有している。このバーンインエントリ回路部
１０では、まず、入力電圧であるＶccを抵抗Ｒ１、Ｒ２
によりレベル変換する。この結果として得られるノード
ｎ０１上の電圧と、基準電圧Ｖｒｅｆとの差分を差動増
幅回路部１１により増幅し、２段のインバータ１２によ
り整形することによってバーンインエントリ信号を出力
する。

【００３７】図６の昇圧電圧ポンピング用発振回路部１
３は、複数段のインバータ、および一つのＮＯＲ回路を
含む論理回路素子により構成される。さらに、ポンピン
グ制御信号生成回路部１４は、２段のインバータ１５
と、昇圧電圧ポンピング動作を制御するための制御信号
を生成する発振回路部１６と、複数の論理回路素子を含
む論理回路部１７とを有している。

【００３８】また一方で、図７の昇圧電圧ポンピング回
路部３０は、前述の図１８の昇圧電圧ポンピング回路部
とほぼ同じ構成を有している。図７の昇圧電圧ポンピン
グ回路部３０では、半導体集積回路のバーンイン試験を
行う場合でも内部の昇圧電圧発生回路部（３１〜３３）
を正常に動作させるために、バーンイン試験を実行する
前に昇圧電圧を出力する昇圧ノードをプリチャージする
ためのプリチャージ部（４０〜４４、４０′〜４４′）
を設けている。

【００３９】さらに詳しく説明すると、図７の昇圧電圧
ポンピング回路部においては、発振回路部１６（図６）
からの制御信号が、一対の昇圧電圧設定用のダイオード
３１、３２を介して一対のｐＭＯＳ型トランジスタ３３
に供給される。これらの一対のｐＭＯＳ型トランジスタ
３３のドレインは、昇圧電圧（ＳＶｃｃ）を出力する昇
圧ノードｎ０２を形成する。この昇圧ノードのプリチャ
ージを行うためのプリチャージ部は、一対のプリチャー
ジ用ｎＭＯＳ型トランジスタ４４、４４′と、一方のプ
リチャージ用ｎＭＯＳ型トランジスタのゲートに接続さ
れるｎＭＯＳ型トランジスタ４３と、他方のプリチャー
ジ用トランジスタのゲートに接続されるｎＭＯＳ型トラ
ンジスタ４３′とを有している。

【００４０】さらに、プリチャージ部の一方のプリチャ
ージ用ｎＭＯＳ型トランジスタ４４の入力側には、コン
デンサ４０およびダイオード４１、４２が接続される。
プリチャージ部の他方のプリチャージ用ｎＭＯＳ型トラ
ンジスタ４４′の入力側には、コンデンサ４０′および
ダイオード４１′、４２′が接続される。これらのプリ
チャージ用ｎＭＯＳ型トランジスタ４４、４４′のゲー
トには、互いに反対の極性を有するプリチャージ用信号
がそれぞれ入力される。

【００４１】さらにまた、図７の昇圧電圧レベル検出回
路部５は、昇圧電圧（ＳＶｃｃ）のレベルを検出するた
めの２つの抵抗Ｒ１′、Ｒ２′と、これらの抵抗Ｒ
１′、Ｒ２′により検出される検出電圧と、基準電圧Ｖ
ｒｅｆとの差分を増幅する差動増幅回路部５１と、この
差動増幅回路部５１の出力電圧の波形をレベル変換して
昇圧電圧ポンピング用発振回路部１３にフィードバック
するための複数段のインバータとを有している。

【００４２】図８および図９は、本発明の第２の実施例
の全体構成を示す回路図にその１おびその２をそれぞれ
示すものである。図８においては、本発明の第２の実施
例に係るゲート電圧固定用切換スイッチ部２ｂ以外に、
バーンインエントリ信号を生成するバーンインエントリ
回路部１０、昇圧電圧をプリチャージして昇圧電圧ポン
ピング動作を行うための信号を生成する昇圧電圧ポンピ
ング用発振回路部１３、および、昇圧電圧ポンピング動
作を制御するための制御信号を生成する昇圧電圧ポンピ
ング制御信号生成回路部１４が半導体集積回路内に形成
されている。

【００４３】図７においては、昇圧電圧を出力する昇圧
ノードのプリチャージを行う機能を有する昇圧電圧ポン
ピング回路部３０と、昇圧電圧のレベルを検出する検出
回路部５とが半導体集積回路内に形成されている。さら
に、図７において、本発明の第２の実施例に係るドレイ
ン電圧固定用切換スイッチ部２ａは、前述の図６のドレ
イン電圧固定用切換スイッチ部と同様に、バーンインエ
ントリ信号（ｂｉｈｚ）を受ける第１のインバータ２２
と、信号波形をレベルシフトするためのフリップフロッ
プ回路部２３と、第２のインバータ２４と、プリチャー
ジ部のプリチャージ用トランジスタのゲートに接続され
るゲート電圧固定用信号出力段２５とを有している。し
たがって、ここでは、図７のドレイン電圧固定用切換ス
イッチ部２ａの構成の詳細な説明を省略する。

【００４４】さらに、図９の昇圧電圧ポンピング回路部
３０では、ノードｎ０１の電圧を高電圧レベルのＶｃｃ
にクランプする関係上、プリチャージ用ｎＭＯＳ型トラ
ンジスタ４４、４４′のドレイン電圧は、前述の図７の
場合のＶｃｃより高い電圧Ｖｉｉに設定している。上記
の点を除けば、図８および図９のドレイン電圧固定用切
換スイッチ部２ａ以外の回路構成は、前述の図８および
図９の回路構成と全く同じなので、ここでは、その詳細
な説明を省略する。

【００４５】図１０は、図８および図９のバーンインエ
ントリ回路部の出力電圧の時間的変化を示すグラフであ
る。図８および図９のバーンインエントリ回路部１０に
おいては、通常動作時のノードｎ０１の電圧Ｖccがバー
ンインエントリ回路部の出力電圧を越えた箇所で基準電
圧Ｖｒｅｆを越えるように、抵抗Ｒ１、Ｒ２の抵抗値を
設定することによって、バーンインエントリ信号を生成
するようにしている。

【００４６】図１１は、本発明の実施例において昇圧ノ
ードの電圧の上がり過ぎを防止する様子を示すグラフで
あり、図１２は、本発明の実施例においてバーンインエ
ントリ後の昇圧電圧生成回路部の正常動作を実現する様
子を示すグラフである。これらのグラフは、本発明の実
施例におけるバーンイン試験時のノードｎ０２の変化
と、図２１および図２３にて説明したような従来技術に
おけるバーンイン試験時のノードｎ０２の変化とを比較
するために例示されたものである。

【００４７】図１１から明らかなように、本発明の実施
例を採用した場合、プリチャージ用ｎＭＯＳトランジス
タのゲート電圧がＶｓｓまたはＶｃｃにクランプされて
いるので、バーンイン試験を行うときに、ノードｎ０２
（またはノードｎ０１）における電圧レベルが上がり過
ぎるのを防止することができる。さらに、図１２から明
らかなように、本発明の実施例を採用した場合、昇圧電
圧ＳＶｃｃとドレイン電圧Ｖｃｃとの間に電流パスが生
じることがないので、バーンイン試験が開始された後に
昇圧電圧発生回路部の正常動作を速やかに実現させて昇
圧効率を従来よりも高くすることが可能になる。

【００４８】図１３および図１４は、本発明の半導体集
積回路が適用されるチップの全体構成を示す回路ブロッ
ク図のその１およびその２をそれぞれ示すものである。
図１３および図１４に示すチップ６には、２つのバンク
（バンク♯０，♯１）が形成されている。それぞれのバ
ンクは、セルアレイにおける複数のメモリセル内の特定
のメモリセルを選択してデータの書き込み動作および読
み出し動作を行うためのコア回路部６８−１、６８−２
と、周辺回路が形成された周辺回路部６７−１、６７−
２を備えている。

【００４９】チップ６の入力側には、データの書き込み
動作および読み出し用のアドレス信号を入力するａ００
〜ａ１４や、データの書き込み動作および読み出し用の
各種の制御信号（クロックイネーブル信号／ＣＫＥ、リ
ードイネーブル信号／ＲＥ、チップイネーブル信号／Ｃ
Ｓ、データライト信号／Ｗ、チップセレクト信号／Ｃ
Ｓ、およびクロック信号ＣＬＫ等）を入力する第２の入
力段６３が形成されている。さらに、これらのアドレス
信号および制御信号を処理して特定のメモリセルの選択
動作を可能にする書き込み信号ｗｒｉｔｅ、読み出し信
号ｒｅａｄ、降圧信号ｐｄ、予備的な信号ｐｒｅ、およ
び、活性化信号ａｃｔｉｖｅ等をセルアレイに供給する
ためのバンクデコーダ６４およびコマンドデコーダ６５
が形成されている。チップ６の出力側には、上記のメモ
リセルからデータを読み出して外部に転送するためのデ
ータ入出力回路部６９が形成されている。

【００５０】さらに、チップ６には、コア回路部やメモ
リセル内のセルトランジスタのゲート等に昇圧電圧を供
給するための昇圧電圧生成回路部３５（図１の昇圧電圧
生成部３にほぼ対応する）が形成されている。昇圧電圧
生成回路部３５により生成された昇圧電圧は、第１の内
部電圧供給回路部６０および第２の内部電圧供給回路部
６６を経由してコア回路部やメモリセル内のセルトラン
ジスタのゲート等に与えられる。さらにまた、昇圧電圧
を必要としない第１の入力段６２および第２の入力段６
３に対しては、降圧部６１によって昇圧電圧を降圧した
電圧が供給される。

【００５１】本発明のドレイン電圧固定用切換スイッチ
部２ａや、ゲート電圧固定用切換スイッチ部２ｂ等は、
バンク内のごく小さな領域に形成されるので、チップ６
の面積を増加させることはない。

【００５２】

【発明の効果】以上説明したように本発明の半導体集積
回路によれば、第１に、バーンイン試験が実行される期
間中、昇圧ノードをプリチャージするプリチャージ部の
入力電圧を予め定められたレベルにクランプしているの
で、バーンイン試験時に昇圧ノードにおける電圧レベル
が上がり過ぎるのを防止すると共に、バーンイン試験が
開始された後に昇圧電圧発生回路部の正常動作を実現さ
せることが可能になる。

【００５３】さらに、本発明の半導体集積回路によれ
ば、第２に、複数のＭＯＳ型トランジスタを動作させる
ためのしきい値電圧に基づいて昇圧電圧の値が決定され
るので、クランプすべき電圧のレベルが容易に設定さ
れ、バーンイン試験時に昇圧ノードにおける電圧レベル
が上がり過ぎるのをほぼ確実に防止することが可能にな
る。

【００５４】さらに、本発明の半導体集積回路によれ
ば、第３に、プリチャージ入力電圧クランプ手段内のＭ
ＯＳ型トランジスタのドレイン電圧をソース電圧のレベ
ルに設定してプリチャージ部内のＭＯＳ型トランジスタ
をオフ状態にしているので、簡単な回路構成でもってバ
ーンイン試験時に昇圧ノードの電圧レベルが上がり過ぎ
るのを防止すると共に、バーンイン試験が開始された後
に昇圧電圧発生回路部の正常動作を実現させることが可
能になる。

【００５５】さらに、本発明の半導体集積回路によれ
ば、第４に、上記プリチャージ入力電圧クランプ手段内
のＭＯＳ型トランジスタのゲート電圧を昇圧電圧のレベ
ルに設定して上記プリチャージ部４内のＭＯＳ型トラン
ジスタをダイオードとして動作させるようにしているの
で、簡単な回路構成でもってバーンイン試験時に昇圧ノ
ードの電圧レベルが上がり過ぎるのを防止すると共に、
バーンイン試験が開始された後に昇圧電圧発生回路部の
正常動作を実現させることが可能になる。

【図面の簡単な説明】

【図１】本発明の原理構成を示すブロックである。

【図２】本発明の原理に基づく基本回路の第１例を示す
回路ブロック図である。

【図３】本発明の原理に基づく基本回路の第２例を示す
回路ブロック図である。

【図４】図２の第１例に係る実施例の構成およびその動
作電圧波形を示す図である。

【図５】図３の第２例に係る実施例の構成およびその動
作電圧波形を示す図である。

【図６】本発明の第１の実施例の全体構成を示す回路図
（その１）である。

【図７】本発明の第１の実施例の全体構成を示す回路図
（その２）である。

【図８】本発明の第２の実施例の全体構成を示す回路図
（その１）である。

【図９】本発明の第２の実施例の全体構成を示す回路図
（その２）である。

【図１０】図８および図９のバーンインエントリ回路部
の出力電圧の時間的変化を示すグラフである。

【図１１】本発明の実施例において昇圧ノードの電圧の
上がり過ぎを防止する様子を示すグラフである。

【図１２】本発明の実施例においてバーンインエントリ
後の昇圧電圧生成回路部の正常動作を実現する様子を示
すグラフである。

【図１３】本発明の半導体集積回路が適用されるチップ
の全体構成を示す回路ブロック図（その１）である。

【図１４】本発明の半導体集積回路が適用されるチップ
の全体構成を示す回路ブロック図（その２）である。

【図１５】一般のＤＲＡＭにおけるセルトランジスタの
構成を示す回路ブロック図である。

【図１６】一般のＤＲＡＭにおけるビット線トランスフ
ァ用トランジスタの構成を示す回路ブロック図である。

【図１７】一般のＤＲＡＭにおけるセルデータの読み出
し時の動作電圧波形を示す図である。

【図１８】従来技術によるバーンインエントリ用の昇圧
ノードのプリチャージを行うための回路構成を示す回路
図である。

【図１９】従来技術の第１の問題点を説明するための主
要回路部の構成を示す回路図である。

【図２０】図１９においてプリチャージ電圧レベルが変
化する様子を示すグラフである。

【図２１】図１９の昇圧ノードの電圧上昇の様子を示す
グラフである。

【図２２】従来技術の第２の問題点を説明するための主
要回路部の構成を示す回路図である。

【図２３】図２２の昇圧ノードからドレインへ電荷が逃
げる様子を示すグラフである。

【符号の説明】

１…バーンインエントリ信号生成部２…プリチャージ入力電圧クランプ手段２ａ…ドレイン電圧固定用切換スイッチ部２ｂ…ゲート電圧固定用切換スイッチ部３…昇圧電圧生成部４…プリチャージ部４ａ…プリチャージ入力電圧クランプ用トランジスタ４ｂ…プリチャージ用コンデンサ４ｃ…プリチャージ入力電圧クランプ用ダイオード４ｄ…プリチャージ入力駆動用トランジスタ回路部４ｅ…プリチャージ用トランジスタ回路部５…昇圧電圧レベル検出回路部６…チップ１０…バーンインエントリ回路部１３…昇圧電圧ポンピング用発振回路部１４…ポンピング制御信号生成回路部２０…ドレイン電圧固定用ｐＭＯＳトランジスタ２１…ドレイン電圧固定用ｎＭＯＳトランジスタ２２…第１のインバータ２３…フリップフロップ回路部２４…第２のインバータ２５…ゲート電圧固定用信号出力段２６…ドレイン電圧固定用インバータ３０…昇圧電圧ポンピング回路部３５…昇圧電圧生成回路部６０…第１の内部電圧供給回路部６１…降圧部６２…第１の入力段６３…第２の入力段６４…タイミング制御部６５…コマンドデコーダ６６…第２の内部電圧供給回路部６７−１、６７−２…周辺回路部６８−１、６８−２…コア回路部６９…データ入出力回路部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年４月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】図１５に示すように、現在一般的に使用さ
れているＤＲＡＭの１トランジスタ・１キャパシタ形の
各々のメモリセルは、１個のｎＭＯＳ型トランジスタか
らなるセルトランジスタＴｃと、１個のセルコンデンサ
Ｃｃにより構成される。こののようなタイプのメモリセ
ルに対しビット線ＢＬを介してデータ“１”またはデー
タ“０”を書き込む場合、ワード線ＷＬに接続されるワ
ードデコーダ部７０からセルトランジスタＴｃへ高電圧
レベルの出力電圧を供給してセルトランジスタＴｃを動
作状態（オン状態）にする必要がある。さらに、セルコ
ンデンサＣｃ内の蓄積電荷Ｑｓにより発生する電圧の変
化を大きくしてメモリセルへのデータ読み出し動作が誤
りなく行えるようにするために、セルトランジスタＴｃ
の安定な動作状態を保証する程度に充分高い入力電圧を
ゲートに印加しなければならない。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正内容】

【００４３】図９においては、昇圧電圧を出力する昇圧
ノードのプリチャージを行う機能を有する昇圧電圧ポン
ピング回路部３０と、昇圧電圧のレベルを検出する検出
回路部５とが半導体集積回路内に形成されている。さら
に、図８において、本発明の第２の実施例に係るゲート
電圧固定用切換スイッチ部２ｂは、前述の図６のドレイ
ン電圧固定用切換スイッチ部と同様に、バーンインエン
トリ信号（ｂｉｈｚ）を受ける第１のインバータ２２
と、信号波形をレベルシフトするためのフリップフロッ
プ回路部２３と、第２のインバータ２４と、プリチャー
ジ部のプリチャージ用トランジスタのゲートに接続され
るゲート電圧固定用信号出力段２５とを有している。し
たがって、ここでは、図８のゲート電圧固定用切換スイ
ッチ部２ｂの構成の詳細な説明を省略する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００４４

【補正方法】変更

【補正内容】

【００４４】さらに、図９の昇圧電圧ポンピング回路部
３０では、ノードｎ０１の電圧を高電圧レベルのＶｃｃ
にクランプする関係上、プリチャージ用ｎＭＯＳ型トラ
ンジスタ４４、４４′のドレイン電圧は、前述の図７の
場合のＶｃｃより高い電圧Ｖｉｉに設定している。上記
の点を除けば、図８および図９のゲート電圧固定用切換
スイッチ部２ｂ以外の回路構成は、前述の図６および図
７の回路構成と全く同じなので、ここでは、その詳細な
説明を省略する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００４９

【補正方法】変更

【補正内容】

【００４９】チップ６の入力側には、データの書き込み
動作および読み出し用のアドレス信号ａ００〜ａ１４を
入力する第１の入力段６２や、データの書き込み動作お
よび読み出し用の各種の制御信号（クロックイネーブル
信号／ＣＫＥ、リードイネーブル信号／ＲＥ、チップイ
ネーブル信号／ＣＳ、データライト信号／Ｗ、チップセ
レクト信号／ＣＳ、およびクロック信号ＣＬＫ等）を入
力する第２の入力段６３が形成されている。さらに、こ
れらのアドレス信号および制御信号を処理して特定のメ
モリセルの選択動作を可能にする書き込み信号ｗｒｉｔ
ｅ、読み出し信号ｒｅａｄ、降圧信号ｐｄ、予備的な信
号ｐｒｅ、および、活性化信号ａｃｔｉｖｅ等をセルア
レイに供給するためのバンクデコーダ６４およびコマン
ドデコーダ６５が形成されている。チップ６の出力側に
は、上記のメモリセルからデータを読み出して外部に転
送するためのデータ入出力回路部６９が形成されてい
る。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００５５

【補正方法】変更

【補正内容】

【００５５】さらに、本発明の半導体集積回路によれ
ば、第４に、上記プリチャージ入力電圧クランプ手段内
のＭＯＳ型トランジスタのゲート電圧を昇圧電圧のレベ
ルに設定して上記プリチャージ部内のＭＯＳ型トランジ
スタをダイオードとして動作させるようにしているの
で、簡単な回路構成でもってバーンイン試験時に昇圧ノ
ードの電圧レベルが上がり過ぎるのを防止すると共に、
バーンイン試験が開始された後に昇圧電圧発生回路部の
正常動作を実現させることが可能になる。

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図８

【補正方法】変更

【補正内容】

【図８】

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】

Claims

【特許請求の範囲】

【請求項１】昇圧電圧を生成して複数の半導体素子へ
供給する機能を有する半導体集積回路において、バーンイン試験が実行される期間中、前記昇圧電圧を出
力する昇圧ノードをプリチャージするためのプリチャー
ジ部の入力電圧を、予め定められたレベルにクランプす
るプリチャージ入力電圧クランプ手段を具備してなるこ
とを特徴とする半導体集積回路。
【請求項２】前記半導体集積回路が、前記半導体素子
として複数のＭＯＳ型トランジスタを含むダイナミック
・ランダムアクセスメモリから構成される場合、該複数
のＭＯＳ型トランジスタを動作させるためのしきい値電
圧に基づいて前記昇圧電圧の値が決定される請求項１記
載の半導体集積回路。
【請求項３】前記プリチャージ部が、少なくとも一つ
のＭＯＳ型トランジスタを含み、前記プリチャージ入力
電圧クランプ手段が、前記プリチャージ部内の前記ＭＯ
Ｓ型トランジスタに接続される少なくとも一つのＭＯＳ
型トランジスタを含む場合、前記プリチャージ入力電圧
クランプ手段内の前記ＭＯＳ型トランジスタのドレイン
電圧をソース電圧のレベルに設定して前記プリチャージ
部内の前記ＭＯＳ型トランジスタをオフ状態にする請求
項１記載の半導体集積回路。
【請求項４】前記半導体集積回路が、前記半導体素子
として複数のＭＯＳ型トランジスタを含むダイナミック
・ランダムアクセスメモリから構成される場合、該複数
のＭＯＳ型トランジスタを動作させるためのしきい値電
圧に基づいて前記昇圧電圧の値が決定される請求項３記
載の半導体集積回路。
【請求項５】前記プリチャージ部が、少なくとも一つ
のＭＯＳ型トランジスタを含み、前記プリチャージ入力
電圧クランプ手段が、前記プリチャージ部内の前記ＭＯ
Ｓ型トランジスタに接続される少なくとも一つのＭＯＳ
型トランジスタを含む場合、前記プリチャージ入力電圧
クランプ手段内の前記ＭＯＳ型トランジスタのゲート電
圧を前記昇圧電圧のレベルに設定して前記プリチャージ
部内の前記ＭＯＳ型トランジスタをダイオードとして動
作させる請求項１記載の半導体集積回路。
【請求項６】前記半導体集積回路が、前記半導体素子
として複数のＭＯＳ型トランジスタを含むダイナミック
・ランダムアクセスメモリから構成される場合、該複数
のＭＯＳ型トランジスタを動作させるためのしきい値電
圧に基づいて前記昇圧電圧の値が決定される請求項５記
載の半導体集積回路。