JPS63258062A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63258062A JPS63258062A JP62092169A JP9216987A JPS63258062A JP S63258062 A JPS63258062 A JP S63258062A JP 62092169 A JP62092169 A JP 62092169A JP 9216987 A JP9216987 A JP 9216987A JP S63258062 A JPS63258062 A JP S63258062A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- polycrystalline silicon
- contact hole
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特に高抵抗負荷型ＭＯＳスタティックＲＡ
Ｍの電源配線（Ｖｃｃ配線）の接続構造に関するもので
ある。
Ｍの電源配線（Ｖｃｃ配線）の接続構造に関するもので
ある。
第３図は高抵抗と２対のＮＭＯ３Ｉ−ランジスタとでフ
リップフロップを構成してなるスタテイ・ンクＲＡＭの
等価回路図である。図において、■。
リップフロップを構成してなるスタテイ・ンクＲＡＭの
等価回路図である。図において、■。
２はアクセストランジスタ、３．４はインバータトラン
ジスタ、５．６は高抵抗、７はワード線、８はグランド
線、９はＶＣｃ配線（電源配線）、１０．１１はそれぞ
れビット線、ビット線である。
ジスタ、５．６は高抵抗、７はワード線、８はグランド
線、９はＶＣｃ配線（電源配線）、１０．１１はそれぞ
れビット線、ビット線である。
このようなメモリセルを形成するためには、配線層を最
大に駆使しなければならない。通常、高抵抗負荷型ＭＯ
ＳスタティックＲＡＭは、２層（第１．第２）の多結晶
シリコン（ポリサイドも含む）と１層のアルミ配線とを
用いて構成されている。
大に駆使しなければならない。通常、高抵抗負荷型ＭＯ
ＳスタティックＲＡＭは、２層（第１．第２）の多結晶
シリコン（ポリサイドも含む）と１層のアルミ配線とを
用いて構成されている。
このようなメモリセル内では、アルミ配線の本数を最小
にすることが微細化にとって得策であるため、ビット線
１０．ビット線１１にはアルミ配線が使われる。また、
トランジスタのゲート電極はワード線７としてそのまま
使われるので、ゲート電極とワード線には第１の多結晶
シリコン（またはポリサイド）が用いられるのが一般的
である。
にすることが微細化にとって得策であるため、ビット線
１０．ビット線１１にはアルミ配線が使われる。また、
トランジスタのゲート電極はワード線７としてそのまま
使われるので、ゲート電極とワード線には第１の多結晶
シリコン（またはポリサイド）が用いられるのが一般的
である。
また、グランド線８には、基板に設けられたｎ９拡散層
あるいは第１の多結晶シリコン（またはポリサイド）が
用いられ、これはワード線７に平行に配置される。ＶＣ
Ｃ配線９はグランド線８の真上に絶縁物を介して配置さ
れ、第２の多結晶シリコンに大量のヒ素等をドーピング
して形成される。
あるいは第１の多結晶シリコン（またはポリサイド）が
用いられ、これはワード線７に平行に配置される。ＶＣ
Ｃ配線９はグランド線８の真上に絶縁物を介して配置さ
れ、第２の多結晶シリコンに大量のヒ素等をドーピング
して形成される。
高抵抗５．６は、アンド−ピングの第２の多結晶シリコ
ン、または該第２の多結晶シリコンに少量の不純物をド
ーピングして層抵抗を数百ギガΩ程度としたもので形成
される。すなわち第２の多結晶シリコンは、一部は高抵
抗化され、その他は低抵抗化される。該低抵抗化はレジ
スト等をマスクとして大量の不純物をドーピングして行
われる。
ン、または該第２の多結晶シリコンに少量の不純物をド
ーピングして層抵抗を数百ギガΩ程度としたもので形成
される。すなわち第２の多結晶シリコンは、一部は高抵
抗化され、その他は低抵抗化される。該低抵抗化はレジ
スト等をマスクとして大量の不純物をドーピングして行
われる。
また、クロスカップルの２本の配線は、１本はｎ゛拡散
層、他方は第１の多結晶シリコン（またはポリサイド）
あるいは低抵抗化した第２の多結晶シリコンが用いられ
るのが一般的である。そして、アルミ配線とｎ９拡散層
とはコンタクトホールにて、第１の多結晶シリコン（ま
たはポリサイド）とｎ１拡散層とはダイレクトコンタク
トホールにて、ｎ°拡散層あるいは第１の多結晶シリコ
ン（またはポリサイド）と第２の多結晶シリコンとはダ
イレクトコンタクトホールにてそれぞれ接続されている
。
層、他方は第１の多結晶シリコン（またはポリサイド）
あるいは低抵抗化した第２の多結晶シリコンが用いられ
るのが一般的である。そして、アルミ配線とｎ９拡散層
とはコンタクトホールにて、第１の多結晶シリコン（ま
たはポリサイド）とｎ１拡散層とはダイレクトコンタク
トホールにて、ｎ°拡散層あるいは第１の多結晶シリコ
ン（またはポリサイド）と第２の多結晶シリコンとはダ
イレクトコンタクトホールにてそれぞれ接続されている
。
第４図は従来例の第２の多結晶シリコンとアルミ配線と
の接続について示したものである０図において、１２は
メモリセルの境界線、１３は第２の多結晶シリコンの低
抵抗部、１４は第２の多結晶シリコンの高抵抗部、１５
はコンタクトホール、１６はアルミ配線である。すなわ
ち、第２の多結晶シリコンの低抵抗部１３は、メモリセ
ルのｖｃｅ配線として用いられ、その一部はメモリセル
の境界線１２に配置され、高抵抗部１４を経由して、ア
ルミ配ｖＡ１６に接続される低抵抗部１３に接続されて
いる。そして、該低抵抗部１３はメモリセル端にて、コ
ンタクトホール１５によりアルミ配、 線１６である
ｖｃｃ配線と接続されている。
の接続について示したものである０図において、１２は
メモリセルの境界線、１３は第２の多結晶シリコンの低
抵抗部、１４は第２の多結晶シリコンの高抵抗部、１５
はコンタクトホール、１６はアルミ配線である。すなわ
ち、第２の多結晶シリコンの低抵抗部１３は、メモリセ
ルのｖｃｅ配線として用いられ、その一部はメモリセル
の境界線１２に配置され、高抵抗部１４を経由して、ア
ルミ配ｖＡ１６に接続される低抵抗部１３に接続されて
いる。そして、該低抵抗部１３はメモリセル端にて、コ
ンタクトホール１５によりアルミ配、 線１６である
ｖｃｃ配線と接続されている。
第５図はコンタクトホール１５部での断面図を示してい
る。図において、１７はｐ−基板またはｐウェル、１８
は分離酸化膜、１９はｎ゛拡散層、２０は高温酸化膜、
１３は第２の多結晶シリコンの低抵抗部、２１はＰＳＧ
膜、１５はコンタクトホール、１６はアルミ配線である
。
る。図において、１７はｐ−基板またはｐウェル、１８
は分離酸化膜、１９はｎ゛拡散層、２０は高温酸化膜、
１３は第２の多結晶シリコンの低抵抗部、２１はＰＳＧ
膜、１５はコンタクトホール、１６はアルミ配線である
。
このようなＭＯＳスタティックＲＡＭにおいては、その
高集積化はとどまるところを知らないが、スタンバイ電
流の要求は大容量化されてもほとんど変化していない、
すなわち、１本当りの高抵抗値は大容量化に伴ないます
ます高くする必要にせまられている。
高集積化はとどまるところを知らないが、スタンバイ電
流の要求は大容量化されてもほとんど変化していない、
すなわち、１本当りの高抵抗値は大容量化に伴ないます
ます高くする必要にせまられている。
高抵抗化を最も直接的に可能とするには、第２の多結晶
シリコンの膜厚を薄くすればよい０例えば、６４にスタ
ティックＲＡＭでは３０００〜４０００人程度であった
が被着ＭスタティックＲＡＭでは１０００Å以下が標準
となりつつある。
シリコンの膜厚を薄くすればよい０例えば、６４にスタ
ティックＲＡＭでは３０００〜４０００人程度であった
が被着ＭスタティックＲＡＭでは１０００Å以下が標準
となりつつある。
しかしながら、膜厚を薄くすると、コンタクトホールを
形成する際の酸化膜ドライエッチプロセスにおいて、薄
い多結晶シリコンがエツチングされて抵抗が上昇したり
、最悪にはオーブン状態となってしまうという問題点が
あった。
形成する際の酸化膜ドライエッチプロセスにおいて、薄
い多結晶シリコンがエツチングされて抵抗が上昇したり
、最悪にはオーブン状態となってしまうという問題点が
あった。
これは、最近の高密度スタティックＲＡＭではアルミ配
線のパターニングが容易になるようにアルミ下の絶縁膜
を平坦化する傾向があるため、コンタクトエッチ時にお
いて、ｎ″層に接続させるために深い位置まで掘る必要
のある所と、第２の多結晶シリコンとの接続のように浅
い位置にあってオーバーエッチすると悪影響する所とか
混在しているからである。これを解決するために、コン
タクトホールの開口を２回以上に分けてエツチングする
という方法が考えられるが、これはプロセスが複雑とな
り適当ではない。
線のパターニングが容易になるようにアルミ下の絶縁膜
を平坦化する傾向があるため、コンタクトエッチ時にお
いて、ｎ″層に接続させるために深い位置まで掘る必要
のある所と、第２の多結晶シリコンとの接続のように浅
い位置にあってオーバーエッチすると悪影響する所とか
混在しているからである。これを解決するために、コン
タクトホールの開口を２回以上に分けてエツチングする
という方法が考えられるが、これはプロセスが複雑とな
り適当ではない。
この発明は上記のような問題点を解消するためになされ
たもので、第２の多結晶シリコン層にコンタクトホール
形成による抵抗上昇、オーブンなどの特性上の不具合が
生じるのを防止して、第２の多結晶シリコン層の低抵抗
部とアルミ配線層との接続を良好に行うことができる半
導体記憶装置を得ることを目的とする。
たもので、第２の多結晶シリコン層にコンタクトホール
形成による抵抗上昇、オーブンなどの特性上の不具合が
生じるのを防止して、第２の多結晶シリコン層の低抵抗
部とアルミ配線層との接続を良好に行うことができる半
導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、アルミ配線層と第２
の多結晶シリコン層の低抵抗部との接続を、該アルミ配
線層と、第１の多結晶シリコン層からなる配線部又は基
板に設けられたｎ°拡散層とをコンタクトホールにて接
続し、該配線部又はｎ゛拡散層と、上記第２の多結晶シ
リコン層の低抵抗部とをダイレクトコンタクトホールに
て接続して行うようにしたものである。
の多結晶シリコン層の低抵抗部との接続を、該アルミ配
線層と、第１の多結晶シリコン層からなる配線部又は基
板に設けられたｎ°拡散層とをコンタクトホールにて接
続し、該配線部又はｎ゛拡散層と、上記第２の多結晶シ
リコン層の低抵抗部とをダイレクトコンタクトホールに
て接続して行うようにしたものである。
この発明においては、アルミ配線層と第２の多結晶シリ
コン層の低抵抗部との接続が、第１の多結晶シリコン層
からなる配線部又は基板に設けられたｎ°拡散層を介し
て間接的に行われ、上記第２の多結晶シリコン層の低抵
抗部は工・ソチングされることなく上記第１の多結晶シ
リコン層からなる配線部又はｎ°拡散層に接続している
ので、第２の多結晶シリコン層にコンタクトホール形成
による抵抗上昇、オープンなどの特性上の不具合が生じ
るのを防止でき、上記アルミ配線層と上記第２の多結晶
シリコン層の低抵抗部との接続を良好に行うことができ
る。
コン層の低抵抗部との接続が、第１の多結晶シリコン層
からなる配線部又は基板に設けられたｎ°拡散層を介し
て間接的に行われ、上記第２の多結晶シリコン層の低抵
抗部は工・ソチングされることなく上記第１の多結晶シ
リコン層からなる配線部又はｎ°拡散層に接続している
ので、第２の多結晶シリコン層にコンタクトホール形成
による抵抗上昇、オープンなどの特性上の不具合が生じ
るのを防止でき、上記アルミ配線層と上記第２の多結晶
シリコン層の低抵抗部との接続を良好に行うことができ
る。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶装置であ
る高抵抗負荷型ＭＯＳスタティックＲＡＭの第２の多結
晶シリコンの配線を示す平面図であり、これは従来例を
示す第４図と対比したものである。第２図は本実施例の
コンタクトホール部の断面図を示し、従来例を示す第５
図と対比したものである。図において、第４図、第５図
と同一符号は同じものであり、１３は第２の多結晶シリ
コンの低抵抗部、ここでは電源配線（Ｖｃｃ配線）であ
り、２２はダイレクトコンタクトホール、２３は第１の
多結晶シリコン（またはポリサイド）である。本実施例
は、メモリセルの第２の多結晶シリコンの構成は従来例
と同じであるが、メモリセル近傍でのアルミ配線１６で
あるＶＣＣ配線との接続構造が異なっている。すなわち
、コンタクトホール１５は薄い第２の多結晶シリコンに
は直接接続しておらず、第１の多結晶シリコン（または
ポリサイド）２３と接続しており、第２の多結晶シリコ
ンの電源配線１３はダイレクトコンタクトホール２２を
覆って第１の多結晶シリコン２３に接続しており、アル
ミ配線１６と第２の多結晶シリコンの電源配線１３とが
第１の多結晶シリコン２３を介して間接的に接続してい
る。
る高抵抗負荷型ＭＯＳスタティックＲＡＭの第２の多結
晶シリコンの配線を示す平面図であり、これは従来例を
示す第４図と対比したものである。第２図は本実施例の
コンタクトホール部の断面図を示し、従来例を示す第５
図と対比したものである。図において、第４図、第５図
と同一符号は同じものであり、１３は第２の多結晶シリ
コンの低抵抗部、ここでは電源配線（Ｖｃｃ配線）であ
り、２２はダイレクトコンタクトホール、２３は第１の
多結晶シリコン（またはポリサイド）である。本実施例
は、メモリセルの第２の多結晶シリコンの構成は従来例
と同じであるが、メモリセル近傍でのアルミ配線１６で
あるＶＣＣ配線との接続構造が異なっている。すなわち
、コンタクトホール１５は薄い第２の多結晶シリコンに
は直接接続しておらず、第１の多結晶シリコン（または
ポリサイド）２３と接続しており、第２の多結晶シリコ
ンの電源配線１３はダイレクトコンタクトホール２２を
覆って第１の多結晶シリコン２３に接続しており、アル
ミ配線１６と第２の多結晶シリコンの電源配線１３とが
第１の多結晶シリコン２３を介して間接的に接続してい
る。
このような接続構造を得るには、新しいプロセスの追加
は全くなく、単にマスク上のパターンで解決できる。
は全くなく、単にマスク上のパターンで解決できる。
すなわち、トランジスタ形成用の第１の多結晶シリコン
（またはポリサイド）のパターニング時に、分離酸化膜
１８上に矩形型のパターン（配線部）２３を残す０次に
ソース・ドレイン用のイオン注入をし、熱処理してイオ
ン種を活性化した後に、高温酸化膜２０をＣＶＤにて堆
積する。そして該高温酸化１１１２０にダイレクトコン
タクトホール２２を開口した後、ＣＶＤで第２の多結晶
シリコンを堆積し、バターニング・エツチングを行い、
高抵抗にすべき所のみレジスＩ・を残してヒ素を大量に
注入して低抵抗部（電源配線）１３を形成する。次に、
熱処理した後に、ｐｓｃ膜２１をＣＶＤにて堆積し、熱
処理を施してリフローさせる。
（またはポリサイド）のパターニング時に、分離酸化膜
１８上に矩形型のパターン（配線部）２３を残す０次に
ソース・ドレイン用のイオン注入をし、熱処理してイオ
ン種を活性化した後に、高温酸化膜２０をＣＶＤにて堆
積する。そして該高温酸化１１１２０にダイレクトコン
タクトホール２２を開口した後、ＣＶＤで第２の多結晶
シリコンを堆積し、バターニング・エツチングを行い、
高抵抗にすべき所のみレジスＩ・を残してヒ素を大量に
注入して低抵抗部（電源配線）１３を形成する。次に、
熱処理した後に、ｐｓｃ膜２１をＣＶＤにて堆積し、熱
処理を施してリフローさせる。
そして、コンタクトホールのバターニングをして、酸化
膜ドライエッチを続けて行いコンタクトホール１５を形
成する。そして、アルミをスパッタにて堆積して、バタ
ーニング・エツチングを行いアルミ配Ｌ？１１６を形成
する。
膜ドライエッチを続けて行いコンタクトホール１５を形
成する。そして、アルミをスパッタにて堆積して、バタ
ーニング・エツチングを行いアルミ配Ｌ？１１６を形成
する。
このような構成になる半導体記憶装置では、アルミ配線
１６と第２の多結晶シリコンの電源配線１３とが直接で
はなく、第１の多結晶シリコン２３を介して間接的に接
続され、上記電源配線１３はダイレクトコンタクトホー
ル２２を覆ってエソチングされることなく上記第１の多
結晶シリコン２３に接続するので、第２の多結晶シリコ
ンに抵抗上昇、オーブンなどの特性上の不具合が生じる
ことはなく、しかも第１の多結晶シリコン２３は比較的
下層にあって膜厚がある程度厚いので、コンタクトホー
ル１５、ダイレクトコンタクトホール２２を良好に形成
することができ、アルミ配線１６と第２の多結晶シリコ
ンの電源配線１３との接続を安定かつ良好に行うことが
できる。
１６と第２の多結晶シリコンの電源配線１３とが直接で
はなく、第１の多結晶シリコン２３を介して間接的に接
続され、上記電源配線１３はダイレクトコンタクトホー
ル２２を覆ってエソチングされることなく上記第１の多
結晶シリコン２３に接続するので、第２の多結晶シリコ
ンに抵抗上昇、オーブンなどの特性上の不具合が生じる
ことはなく、しかも第１の多結晶シリコン２３は比較的
下層にあって膜厚がある程度厚いので、コンタクトホー
ル１５、ダイレクトコンタクトホール２２を良好に形成
することができ、アルミ配線１６と第２の多結晶シリコ
ンの電源配線１３との接続を安定かつ良好に行うことが
できる。
なお、上記実施例では高抵抗負荷型ＭＯＳスタティック
ＲＡＭについて説明したが、本発明は該ＲＡＭと同様の
層構造を有する他の回路等にも適用でき、同様の効果を
奏する。
ＲＡＭについて説明したが、本発明は該ＲＡＭと同様の
層構造を有する他の回路等にも適用でき、同様の効果を
奏する。
また、上記実施例では、第１の多結晶シリコン（または
ポリサイド）２３を介して間接的に接続しているが、こ
れは第１の多結晶シリコン２３の代わりに基板に設けた
ｎ＋拡散層を用いてもよく、同様の効果を奏する。
ポリサイド）２３を介して間接的に接続しているが、こ
れは第１の多結晶シリコン２３の代わりに基板に設けた
ｎ＋拡散層を用いてもよく、同様の効果を奏する。
また、上記実施例では、電源配線（Ｖｃｃ配線）のみを
取り扱っているが、本発明は第２の多結晶シリコンが使
われている他の低抵抗部にも同様に適用できる。一般に
は、高抵抗と同一層の低抵抗部は層抵抗が２００〜１０
００Ωん となるので、ＶＣＣ配線以外には使われない
が、レーザートリマーのヒユーズリンク等、特殊な使い
方の場合などには、直接にアルミ配線とのコンタクトが
禁止されるので、本発明が適用できる。
取り扱っているが、本発明は第２の多結晶シリコンが使
われている他の低抵抗部にも同様に適用できる。一般に
は、高抵抗と同一層の低抵抗部は層抵抗が２００〜１０
００Ωん となるので、ＶＣＣ配線以外には使われない
が、レーザートリマーのヒユーズリンク等、特殊な使い
方の場合などには、直接にアルミ配線とのコンタクトが
禁止されるので、本発明が適用できる。
また、高抵抗を第３の多結晶シリコン層に形成した時も
、上記実施例と同様に接続でき、同様の効果を奏する。
、上記実施例と同様に接続でき、同様の効果を奏する。
以上のように、この発明の半導体記憶装置によれば、ゲ
ート電極及び配線として機能する第１の多結晶シリコン
層と、高抵抗負荷部と低抵抗部とからなる第２の多結晶
シリコン層と、電源配線として機能するアルミ配線層と
を基板上に所望のパターンに積層してなる半導体記憶装
置において、上記アルミ配線層と上記第１の多結晶シリ
コン層からなる配線部又は上記基板に設けられたｎ゛拡
散層とをコンタクトホールにて接続し、該配線部又はｎ
°拡散層と上記第２の多結晶シリコン層の低抵抗部とを
ダイレクトコンタクトホールにて接続するようにしたの
で、上記第２の多結晶シリコン層にコンタクトホール形
成による抵抗上昇、オープンなどの特性上の不具合が生
じるのを防止でき、上記アルミ配線層と上記第２の多結
晶シリコン層の低抵抗部との接続を安定かつ良好に行う
ことができる効果がある。
ート電極及び配線として機能する第１の多結晶シリコン
層と、高抵抗負荷部と低抵抗部とからなる第２の多結晶
シリコン層と、電源配線として機能するアルミ配線層と
を基板上に所望のパターンに積層してなる半導体記憶装
置において、上記アルミ配線層と上記第１の多結晶シリ
コン層からなる配線部又は上記基板に設けられたｎ゛拡
散層とをコンタクトホールにて接続し、該配線部又はｎ
°拡散層と上記第２の多結晶シリコン層の低抵抗部とを
ダイレクトコンタクトホールにて接続するようにしたの
で、上記第２の多結晶シリコン層にコンタクトホール形
成による抵抗上昇、オープンなどの特性上の不具合が生
じるのを防止でき、上記アルミ配線層と上記第２の多結
晶シリコン層の低抵抗部との接続を安定かつ良好に行う
ことができる効果がある。
第１図はこの発明の一実施例による半導体記憶装置のＶ
ＣＣ配線を示す平面図、第２図は本実施例のコンタクト
ホール部を示す断面図、第３図は本実施例及び従来例の
高抵抗負荷型ＭＯＳスタティックＲＡＭを示す等価回路
図、第４図は従来例のＶＣＣ配線を示す平面図、第５図
は該従来例のコンタクトホール部を示す断面図である。 図において、１．２はアクセストランジスタ、３．４は
インバータトランジスタ、５．６は高抵抗、７はワード
線、８はグランド線、９はＶＣＣ配線（電源配線）、１
０はビット線、１１はビット■、１２はメモリセルの境
界線、１３は第２の多結晶シリコンの低抵抗部、１４は
第２の多結晶シリコンの高抵抗部、１５はコンタクトホ
ール、１６はアルミ配線、１７はｐ−基板またはｐウェ
ル、１８は分離酸化膜、１９は高温酸化膜、２１はＰＳ
Ｇ膜、２２はダイレクトコンタクトホール、２３は第１
の多結晶シリコンである。 なお図中同一符号は同−又は相当部分を示す。
ＣＣ配線を示す平面図、第２図は本実施例のコンタクト
ホール部を示す断面図、第３図は本実施例及び従来例の
高抵抗負荷型ＭＯＳスタティックＲＡＭを示す等価回路
図、第４図は従来例のＶＣＣ配線を示す平面図、第５図
は該従来例のコンタクトホール部を示す断面図である。 図において、１．２はアクセストランジスタ、３．４は
インバータトランジスタ、５．６は高抵抗、７はワード
線、８はグランド線、９はＶＣＣ配線（電源配線）、１
０はビット線、１１はビット■、１２はメモリセルの境
界線、１３は第２の多結晶シリコンの低抵抗部、１４は
第２の多結晶シリコンの高抵抗部、１５はコンタクトホ
ール、１６はアルミ配線、１７はｐ−基板またはｐウェ
ル、１８は分離酸化膜、１９は高温酸化膜、２１はＰＳ
Ｇ膜、２２はダイレクトコンタクトホール、２３は第１
の多結晶シリコンである。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）ゲート電極及び配線として機能する第１の多結晶
シリコン層と、高抵抗負荷部と低抵抗部とからなる第２
の多結晶シリコン層と、電源配線として機能するアルミ
配線層とを基板上に所望のパターンに積層してなる半導
体記憶装置において、上記アルミ配線層と、上記第１の
多結晶シリコン層からなる配線部又は上記基板に設けら
れたｎ＾＋拡散層とが、コンタクトホールにて接続され
、該配線部又はｎ＾＋拡散層と、上記第２の多結晶シリ
コン層の低抵抗部とが、ダイレクトコンタクトホールに
て接続されていることを特徴とする半導体記憶装置。 - （２）上記第２の多結晶シリコン層の低抵抗部は電源配
線として機能するものであることを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。 - （３）上記半導体記憶装置は高抵抗負荷型ＭＯＳスタテ
ィックＲＡＭであることを特徴とする特許請求の範囲第
１項又は第２項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092169A JPS63258062A (ja) | 1987-04-15 | 1987-04-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092169A JPS63258062A (ja) | 1987-04-15 | 1987-04-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63258062A true JPS63258062A (ja) | 1988-10-25 |
Family
ID=14046929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092169A Pending JPS63258062A (ja) | 1987-04-15 | 1987-04-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63258062A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287958A (ja) * | 1988-05-13 | 1989-11-20 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04291943A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 半導体装置 |
| JPH08236627A (ja) * | 1995-12-28 | 1996-09-13 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151958A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61241963A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS61283161A (ja) * | 1985-06-10 | 1986-12-13 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-04-15 JP JP62092169A patent/JPS63258062A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151958A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61241963A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS61283161A (ja) * | 1985-06-10 | 1986-12-13 | Hitachi Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287958A (ja) * | 1988-05-13 | 1989-11-20 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04291943A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 半導体装置 |
| JPH08236627A (ja) * | 1995-12-28 | 1996-09-13 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
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