JPS6151958A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技ｉイ１分野］ 本発明は、六ノ月役回路の動作を安定させる技術に係り
、特６、２１仁導体共積回路装置の入力段回路のｌ１ｉ
１４作を安定させる技術に適用して有効な技術に関する
ものである。

［背爪゛技術］ 半導体集積回路装置は、大規模回路の動作により、基準
電圧用配線に印加された電圧に変動（電圧ノイズ）を生
し易い。

この変りｊ景は、半導体集積回路装置の高集積化、高速
化が進展するに従い、素子サイズに対して相対的に大き
なものになる。

かかる技術における検討の結果、本発明者は、入力段回
路に接続される裁準電圧と、入力段回路を動作させる入
力信号の安定な電圧との差が著しく増大するので、入力
段回路の動作が不安定となって誤動作を生し易く、半導
体集積回路装置の信頼性を低下するという問題点を見い
出した。

なお、このような基準電圧の変動の原因の一つとして、
電源電流の変化が上げられる。例えば、日立製作所１９
８３年９月発行、日立ＩＣメモリデータブロック、２３
６、図３に示されるよう６、半導体記憶装置に流れる電
源電流はタイミングにより大きく異なる。この電源電流
と基準電圧用配線の抵抗とによる電圧降下が、上記電圧
変動の原因となる。

［発明の目的コ 本発明の目的は、入力段回路の動作を安定にして誤動作
を防止し、半導体集積回路装置の電気的（１１頓性を向
上することが可能な技術手段を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を箭単に説明すれば、下記のとおりである。

すなわち、外部入力端子と入力段回路とを電気的に接続
する配線と、入力段回路に電気的に接続する基準電圧用
配線との間にカップリング容量を挿入することにより、
基準電圧用配線に印加された電圧が変動しても、それに
対応して入力信号の電圧を整合させることができるので
、入力段回路の動作を安定にして誤動作を防止すること
ができる。

従って、半導体集積回路装置の電気的信頼性を向上する
ことができる。

以下、本発明の構成について、本発明を、相捕型のＭ　
Ｉ　Ｓ　ＦＥＴを備えた半導体集積回路装置（以下、Ｃ
ＭＩＳという）に適用した一実施例とともに説明する。

［実施例■コ 第１図は１本発明の一実施例を説明するための半導体集
積回路装置の入力部を示す等価回路図、第２図は、第１
図の具体的な構成を示す平面図、第３図は、第２図の■
−■切断線における断面図である。第２図は、その構成
をわかり易くするため６、各導電層間に設けられるフィ
ールド絶縁膜以外の絶縁膜は図示しない。

なお、実施例の企図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、ＢＰは外部入力端子であり、半導体集
積回路装置の内部集積回路への信号を入力するためのも
のである。

ＱｐはｐチャネルＭｒＳＦＥＴ、ＱｎはｎチャネルＭ　
Ｉ　Ｓ　ＦＥＴであり、ＣＭｒＳを構成するためのもの
である。

Ｖｃｃは基準電圧端子（例えば、　＋５．０　［Ｖ］　
）であり、ＰチャネルＭＩＳＦＥＴＱｐのソース領域か
接続されている。

Ｖｓｓは基準電圧端子（例えば、　Ｏ口Ｖ］　）であり
、ｎチャネルＭＩＳＦＥＴＱｎのソース領域又は後述す
るクランプ用Ｍ　Ｔ　Ｓ　ＦＥＴのソース領Ｊ或とゲー
１へ電極とが接続されている。

Ｐ−Ｏｕｔは出力端子であり、ＭＩＳＦＥＴＱｐ、Ｑｎ
のドレイン領域が接続されている。

■は入力段回路（インバータ回路）であり、ＭＩ　５Ｆ
ＥＴＱｐ、Ｑｎによって構成されており、半導体集積回
路装置の入力部を構成するためのものである。

１ζは抵抗素子であり、一端が外部入力端子ＢＰに接続
され他端が入力段回路に接続されている。

この抵抗素子Ｒは、静電破壊を生じるような過大電圧を
なまらせるためのものである。

Ｑｃはクランプ用ＭＩＳＦＥＴであり、一端が抵抗素子
Ｒを介して外部入力端子ＢＰと入力段回路とに接続され
、他端が基＄電圧端子Ｖｓｓに接続されている。このク
ランプ用ＭＩＳＦＥＴＱｃは、静電破壊を生じるような
過大電圧をクランプするためのものである。

■は静電破壊防止回路であり、抵抗素子Ｒとクランプ用
ＭＩＳＦＥＴＱｃとによって構成されており、外部入力
端子ＢＰと入力段回路Ｉとの間に設けられている。この
静電破壊防止回路■は、外部入力端子ＢＰから入力され
る予期せぬ過大電圧による静電破壊を防止するためのも
のである。

Ｃはカンプリング容量であり、一方の電極が外部入力端
子ＢＰと入力段回路■とを電気的に接続する配線に接続
され、他方の＠極が基準電圧端子（基準電圧用配線）　
Ｖ　ｓ　ｓに接続されている。

このカップリング容量Ｃは、大容量回路の動作により、
基準電圧端子Ｖｓｓの電圧が変動しても、それに対応し
て入力信号の電圧を整合させ、入力段回路の動作を安定
にして誤動作を防止するための１ノのである。

第２図及び第３図において、１は単結晶シリコンからな
るＰ−型の半導体基板であり、半導体集Ｆ１′ｃ回′！
１９装置を構成するためのものである。

２はｎ−型のウェル領域であり、半導体基Ｆｉｌの所定
主面部に設けられている。このウェル領域２は、ＣＭＩ
Ｓを構成するためのものである。

３はフィールド絶縁膜であり、半導体基板１の主面上部
又はウェル領域２の主面上部に設けられている。このフ
ィールド絶縁膜３は、半導体素子＋＋ｒ＋を電気的に分
前するためのものである。　４は絶縁膜であり、半導体
素子形成領域の半導体基板１主面上部又はウェル領域２
主面上部に設けられている。この絶縁膜４は、主として
、Ｍ丁５ＦＥＴのゲート絶縁膜を植成するためのもので
ある。

５Ａ乃至５Ｃは導電層であり、フィールド絶縁膜３又は
絶縁膜４の所定上部に設けられている。

この心ＴＬ層５Ａ乃至５Ｃは、製造工程における第１層
目の導電音形成工程で形成されるものである。

導電１５Ａは、クランプ用ＭＩＳＦＥＴ形成領域の絶縁
膜４上部に設けられており、ゲート電極を構成するため
のものである。

導電ＷＪ５Ｂは、Ｐチャネル及びｎチャネルＭＩＳＦＥ
Ｔ形成領域の絶縁膜４上部に設けられており、ゲート電
極を構成するためのものである。

導電ＦＩｓｃは、カップリング容量素子形成領域のフィ
ールド絶縁膜３上部に導電層５Ｂと一体化されて設けら
れており、カップリング容量の一方の電極を構成するた
めのものである。導電層５Ｃは、カップリング容量Ｃを
必要な値とするために。

ゲート電ｉ５Ｂへの配線として必要な面積より大きく１
本実施例では方形状になるように幅長さとも大きくされ
ている。

これらの導電層５Ａ乃至５Ｃは１例えば、化学的気相析
出（以下、ＣＶＤという）技術による多結晶シリコン膜
にリンを拡散させたもので形成する。また、高融点金属
膜（Ｍｏ、Ｔｘ、Ｔａ、Ｗ）−シリサイド膜（ＭｏＳｉ
ｚ　、ＴｉＳｉ２．ＴａＳｉ２．ＷＳｉ２）、多結晶シ
リコン膜上部に高融点金属膜を形成したもの又は多結晶
シリコン膜上部にシリサイド膜を形成したものを用いて
もよい。

６Ａ乃至６Ｃはｎ゛型の半導体領域であり、半導体基板
１の所定の主面部に設けられている。

半導体領域６Ａは抵抗素子形成領域に設けられており、
抵抗素子Ｒを構成するためのものである。

半導体領域６Ｂはクランプ用Ｍ　Ｉ　Ｓ　ＦＥＴ形成領
域の導電層５Ａの両側部に設けられており、ソース領域
又はドレイン領域を構成するためのものである。一方の
半導体領域６Ｂは、半導体領域６Δと一体化して設けら
れている。

半導体領域６ＣはｎチャネルＭＩＳＦＥＴ形成領域の導
電層５Ｂの両側部に設けられており、ソース領域又はド
レイン領域を構成するためのものである。

７はＰ＋型の半導体領域であり、ＰチャネルＭＩＳＦＥ
Ｔ形成領域の導電層５Ｂ両側部のウェル領域２主面部に
設けられいる。この半導体領域７は、ソース領域又はド
レイン領域を構成するためのものである。

クランプ用ＭＩＳＦＥＴＱｃは、主として、半導体基板
１、導電層５Ａ、絶縁膜４及び一対の半導体領域６Ｂに
よって構成されている。

ｎチャネルＭ　丁５ＦＥＴＱｎは、主として、半導体Ｊ
１１反１、導電層５Ｂ、絶縁膜４及び一対の半導体領域
６Ｃによって構成されている。

ＰチャンネルＭＴＳＦＥＴＱＰは、主として、ウェル領
域２、導電層５Ｂ、絶縁膜４及び一対の半導体領域７に
よって構成されている。

８は例えばフォスフオシリケードガラス等からなる絶縁
膜であり、導ｆｆｉ層５Ａ乃至５Ｃ上部、すなわち、半
導体素子を覆うように設けられている。

この絶縁膜８は、半導体素子とその上部に設けられる２
Ｂ電層との電気的な分離をするためのものである。絶縁
膜８は、半導体素子（ＭＩＳＦＥＴ）のゲート電極と同
一工程で形成される導電層と。

半導体素子の上部に設けられる導電層との間にあるので
、これらととも６、カップリング容量Ｃを構成するため
に利用される。

９は接続孔であり、導電Ｆ！ＩＳＡ、５Ｃの所定上部の
絶縁膜８を除去して又は半導体領域６Ａ、６Ｂ、６Ｃ１
７の所定上部の絶縁膜４，８を除去して設けられている
。この接続孔９は、半導体素子どその上部に設けらＪＬ
る導電層との電気的な接続をするだめのものである。

１０Δ乃至１０Ｆは導電層であり、絶縁膜８上部に設け
られているにの導電層１０Ａ乃至１０Ｆは、製造工程に
おける第２層目の導電層形成工程で形成されるものであ
る。

導電層１０Ａは、その一部が接続孔９を通して半導体領
域６Ａに電気的に接続されており、外部入力端子ＢＰを
構成するためのものである。

導電層１０Ｂは、その一端部が接続孔９を通して半導体
領域６Ｂに電気的に接続され、その他端部が接続孔９を
通して導電層５Ｃに電気的に接続されて設けられており
、配線として使用される。

導電ＭＪ１０Ｃは、基ｉ電圧端子Ｖ　ｓ　ｓに電気的に
接続され、所定部で接続孔９を通して半導体領域６Ｂ、
６Ｃに電気的に接続されて設けられており、基準電圧用
配線を構成するためのものである。

心電層１０Ｄは、基準電圧端子Ｖｃｃに電気的に接続さ
れ、所定部で接続孔９を通して半導体領域７に電気的に
接続されて設けられており、基準電圧用配線を構成する
ためのものである。

導電層１０Ｅは、導電層１０Ｇと一体化され。

導電層５Ｃ上部に設けられており、カンプリング容量Ｃ
の他方の電極を構成するためのものである。

導電層１０Ｅは、導電層１０Ｃとして必要な配線の幅よ
りも大きくして方形状の凸部を形成したものである。

導電層１０Ｆは、その一端部が接続孔９を通して半導体
領域６Ｃ１７に電気的に接続さｈ、他端部が次段回路の
入力部（Ｐ−Ｏｕｔ）に電気的に接続されて設けられて
おり、配線として使用されるものである。

導電、Ｆ！１１０Ａ乃至１０Ｆは１例えば、蒸着技術に
よるアルミニウム膜で形成する。

カップリング８ｇ、Ｃは、導電５５Ｇ、絶縁膜８及び導
７ＩＸ層１０Ｅとによって構成されている。

外部入力端子ＢＰと入力段回路■とを電気的に接続する
配線と、基準電圧用配線（心電層１０Ｃ）との間には、
小さな容量値の寄生容量しか形成されない。しかしなが
ら、本実施例のカップリング容、）ｉｔ：　ｃは、寄生
８凧以上、例えば、１０−”［Ｆコ程度の容量値になる
ように形成する。

なお１本実施例は、外部入力端子と入力段回路とを電気
的に接続する配線と、基１！！電圧用配線Ｖｓｓとの間
にカンプリング容量を挿入した例について説明したが、
電源電圧用配線Ｖｃｃとの間に挿入してもよい。

また、ＩＣの外部出力端子と基準電圧用又は電源電圧用
との間６、実施例に示したよう６、半導体基板上の配線
を利用して形成してもよい。

また、カンプリング容量の形状は、方形状に限定されな
い。

また、本実施例は、カンプリング容量を多結晶シリコン
膜とアルミニウム膜とで構成した例について説明したが
、製造工程に使用さ、Ｊする導電層形成工程のいずれの
導電層、例えば、多結晶シリコン１模と多結晶シリコン
膜、アルミニウム膜とアルミニウム膜とで構成してもよ
い。また、カノブリング容量を、基準電圧が印加された
半導体領域と。

絶縁膜を介在させてその上部に設けられた導電層とで構
成してもよい。

また、本実施例は、外部入力端子と入力段回路とを電気
的に接続する配線と、入力段回路に電気的に接続された
基Ｉ口′這圧用配線Ｖｓｓとの間にカップリング容量を
挿入した例について説明したが、入力段回路に電気的に
接続される以外の基準電圧用配線Ｖｓｓとの間に挿入し
てもよい。

さら６、前記実施例は、静電破壊防止回路の抵抗素子を
半導体領域で構成した例について説明したが、多結晶シ
リコン膜で構成してもよい。

［効果コ 以上説明したよう６、本願において開示された新規な技
術手段によれば、以下に述へるような効果を得ることが
できる。

（１）外部入力端子と入力段回路とを電気的に接続する
配線と、入力段回路に電気的に接続する基準電圧用配線
との間にカップリング容量を挿入することにより、基準
電圧用配線に印加される電圧が変動しても、それに対応
して入力信号の電圧を整合させることができるので、入
力役回シ゛δの動作を安定にして誤動作を防止すること
ができる。

（２）前記（１）により、入力段回路の動作を安定にし
て誤動作を防止することができるので、′４′−導体集
積回路装置の電気的信頼性を向上することができる。

（：３）入力段回路の最初の回路を構成する素子ｌ＼の
配線を利用してカップリング容量を形成しているので、
集積度の低下がない。

以上、本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

例えば、前記実施例は、本発明を、ＣＭＴＳを備えた半
導体集積回路装置に適用した例について説明したが、単
チャネルＭＩＳＦＥＴ、バイポーラ１−ランジスタ等を
備えた半導体集積回路装置に適用してもよい。

【図面の簡単な説明】

第１図は、本発明の一実施例を説明するための半導体集
積回路装置の入力部を示す等価回路図。 第２図は、第１図の具体的な構成を示す平面図、第３図
は、第２図の■−■切断線における断面図である。

Claims (1)

1. 【特許請求の範囲】 １、外部入力端子と入力段回路とを電気的に接続する配
   線を設け、該配線に、一方の電極が電気的に接続され、
   前記入力段回路に電気的に接続される基準電圧用配線に
   、他方の電極が電気的に接続されたカップリング容量を
   設けてなることを特徴とする半導体集積回路装置。 ２、前記カップリング容量は、絶縁膜を介在させて、そ
   の一方の電極を前記配線と同一の導電性材料で形成し、
   その他方の電極を前記基準電圧用配線と同一の導電性材
   料で形成していることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ３、前記カップリング容量は、絶縁膜を介在させて、そ
   の一方の電極を多結晶シリコン膜で形成し、その他方の
   電極をアルミニウム膜で形成していることを特徴とする
   特許請求の範囲第１項又は第２項記載の半導体集積回路
   装置。 ４、前記カップリング容量は、前記配線と入力段回路に
   付加される寄生容量に比べ、同等又はそれ以上の容量値
   で形成されていることを特徴とする特許請求の範囲第１
   項乃至第３項に記載のそれぞれの半導体集積回路装置。 ５、前記入力段回路は、ＭＩＳＦＥＴ又は相捕型のＭＩ
   ＳＦＥＴによって構成されていることを特徴とする特許
   請求の範囲第１項乃至第４項に記載のそれぞれの半導体
   集積回路装置。 ６、前記外部入力端子と入力段回路との間には、静電破
   壊防止回路が挿入されていることを特徴とする特許請求
   の範囲第１項乃至第５項に記載のそれぞれの半導体集積
   回路装置。