JPS6325832A

JPS6325832A - 光学式情報読取装置のｒｆ信号生成回路

Info

Publication number: JPS6325832A
Application number: JP16885086A
Authority: JP
Inventors: Junichi Yoshio; 淳一由雄
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1986-07-16
Filing date: 1986-07-16
Publication date: 1988-02-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は、ディジタルオーディオディスク等の光学式記
録ディスクの記録情報を読取る装置のＲＦ信号生成回路
に関する。

背景技術ディジタルオーディオディスクプレーヤ等の光学式情報
読取装置のＲＦ信号生成回路として第４図に示す如き回
路が既に考案され実開昭６０−２３９３２号公報に開示
されている。第４図において、１は、受光素子としての
４分割フォトディテクタである。４分割フォトディテク
タ１は受光面において互いに直交する２本の直線Ａ及び
Ｂを境界線として互いに隣接配置された４つのエレメン
トｌａ、ｌｂ、　　１ｃ、ｌｄで構成されている。この
４分割フォトディテクタ１は、記録ディスク（図示せず
）の記録トラック上における情報読取用光スポットの情
報読取時の移動に応じて記録ディスクの記録面を経て４
分割フォトディテクタ１の受光面に入射する光の強度分
布のパターンが例えば直線Ａと平行な方向に移動するよ
うにピックアップ（図示せず）内に設置されている。こ
の４分割フォトディテクタ１のエレメント１ａ〜１ｄの
うち入射光の強度分布のパターンの移動方向において直
線Ｂより後方に位置するエレメントｌａ。

１ｄの各出力は加算器２により加算される。また、エレ
メントｌｂ、ｌｃの各出力は、加算器３により加算され
る。加算器２の出力は、ディレィライン４に供給される
。ディレィライン４における信号遅延時間は、例えば２
２０ｎ　ｓとなっている。

このディレィライン４の出力は、加算器５によって加算
器３の出力と加算される。この加算器５の出力がＲＦ倍
信号して出力される。

以上の構成において、記録トラック上のピットの深さが
λ／５（λは情報読取用のレーザ光の波長）の場合は第
５図（Ａ）に示す如く情報読取用光スポット７の中心が
ピット８の端部に位置するとき４分割フォトディテクタ
１の受光面上における反射光の強度分布のパターンは同
図（Ｂ）に示す如くなる。また、ピット８が同図（Ａ）
に矢印で示す方向に移動すると反射光の強度分布のパタ
ーンは同図（Ｂ）に矢印で示す方向に移動する。

従って、４分割ディテクタ１のエレメントｌａ。

１ｄの出力和と、エレメント１ｂと１０との出力和とは
ある一定時間差（位相差）を有しているのみでほぼ同一
波形となる。この時間差と同一時間だけ加算器２の出力
をディレィライン４によって遅延させることによりｌａ
、ｌｄの出力和及び１ｂ、ｌｃの出力間の時間差によっ
てＲＦ倍信号生じる歪を除去することができる。

ところが、ピットの深さにはバラツキがあり、例えばピ
ットの深さがλ／４になったときには光スポット７が第
６図（Ａ）に示す如くピットの端部に位置するときでも
４分割フォトディテクタ１の受光面上における反射光の
強度分布のパターンは同図（Ｂ）に示す如くなりかつ光
スポット７の移動によって移動しなくなる。また、ピッ
トの深さがλ／４より深くなったときには反射光の強度
分布のパターンの移動方向がピットの深さがλ／４のと
きの逆になる。このため、従来のＲＦ信号生成回路にお
いてはピットの深さがλ／４にほぼ等くなったとき却っ
て歪が大となり、歪を十分除去することができないとい
う欠点があった。

発明の概要本発明は、上記の如き従来の回路の欠点を除去すべくな
されたものであって、ＲＦ倍信号現われる歪を十分除去
することができる光学式情報読取装置のＲＦ信号生成回
路を提供することを目的とする。

本発明による光学式情報読取装置のＲＦ信号生成回路は
、情報読取用光スポットの記録トラック上の移動に応じ
て記録面からの光の強度の分布のパターンが移動する方
向にほぼ直角な直線によって二分割される如くたがいに
隣接配置されかつ受光素子を形成する少なくとも２つの
エレメントの出力間のレベル差に応じた差信号を生成し
、この差信号に応じて２つのエレメントのうちの一方の
出力を遅延させて２つのエレメントのうちの他方の出力
と加算する構成となっている。

実施例以下、本発明の実施例につき添付図面を参照して詳細に
説明する。

岑枦において、４分割フォトディテクター、加算器２，
３及び５は、第４図の回路と同様に接続されている。し
かしながら、本例においては加算器２の出力は、可変遅
延回路１０に供給される。

この可変遅延回路１０によって遅延された加算器２の出
力が加算器５に供給される。また、加算器２及び３の出
力は減算器１１に供給されて両出力間の差に応じた信号
が出力される。この減算器１１の出力が可変遅延回路１
０に制御信号として供給される。可変遅延回路１０は、
制御信号のレベルに応じて信号遅延時間が変化するよ５
うに構成されている。

以上の構成において、ピットの深さがλ／４のとき減算
器１１の出力のレベルは零となる。また、ピットの深さ
がλ／４より浅い例えばλ／５になると減算器１１の出
力はあるレベルを有し、ある位相の出力となる。また、
ピットの深さがλ／４より深い例えばλ／３になると減
算器１１の出力は、ビット深さλ／４の場合の出力と逆
相となる。

このように、減算器１１の出力のレベルはピットの深さ
に応じて変化するので、可変遅延回路１０における信号
遅延時間がビットの深さに応じて変化することとなる。

従って、例えば、コンパクトディスクと称される小型の
ディジタルオーディオディスクにおいては、ピットの深
さがλ／４より浅くなるように定められているので、可
変遅延回路１０の出力と加算器３の出力間の位相差をな
くすことができることとなって加算器５から良好なＲＦ
倍信号出力されることとなる。

第２図は、本発明の他の実施例を示す回路ブロック図で
あり、エレメント１８〜１ｄにそれぞれ対応するフォト
ダイオードＤａ、Ｄｂ、Ｄｃ、Ｄｄのカソードには電源
が供給されている。フォトダイオードＤａ、Ｄｄのアノ
ードから出力される光電流は共に演算増幅器１２の負側
入力端子に供給されている。また、フォトダイオードＤ
ｂ、ＤＣのアノードから出力される光電流は共に演算増
幅器１３の負側入力端子に供給されている。演算増幅器
１２の正側入力端子は接地されている。演算増幅器１２
の負側入力端子と出力端子間には帰還抵抗Ｒ１が接続さ
れている。これら演算増幅器１２及び帰還抵抗Ｒ１によ
って加算器１４が形成されている。演算増幅器１３の正
側入力端子は接地されている。また、演算増幅器１３の
負側入力端子と出力端子間には帰還抵抗Ｒ２が接続され
ている。これら演算増幅器１３及び抵抗Ｒ２によって加
算器１５が形成されている。

加算器１４の出力は抵抗Ｒ３を介してディレィライン１
６に供給されている。ディレィライン１６の出力は抵抗
Ｒ４を介して演算増幅器１７の負側入力端子に供給され
ている。演算増幅器１７の負側入力端子には加算器１５
の出力が抵抗Ｒ５を介して供給されている。演算増幅器
１７の正側入力端子は接地されている。演算増幅器１７
の負側入力端子と出力端子間には帰還抵抗Ｒ６が接続さ
れている。これら演算増幅器１７．抵抗Ｒ４〜Ｒ６によ
って加算器１８が形成されている。

一方、加算器１４及び１５の出力は、それぞれ抵抗Ｒ７
及びＲ８を介して演算増幅器１９の正側入力端子及び負
側入力端子の各々に供給されている。演算増幅器１９の
正側入力端子は抵抗Ｒ９を介して接地されている。また
、演算増幅器１９の負側入力端子と出力端子間には帰還
抵抗ＲＩｏが接続されている。これら演算増幅器１９．
抵抗Ｒ８〜ＲＩｏによって差動増幅器２０が形成されて
いる。

この差動増幅器２０の出力は、抵抗Ｒ１＋及びコンデン
サＣからなる積分器２１を介してコンパレータ２２の負
側入力端子に供給されている。コンパレータ２２の正側
入力端子には電源を抵抗ＲＩ２及びＲＩ３で分圧して得
られる基準電圧Ｖｒが印加されている。このコンパレー
タ２２の出力は、ＦＥＴ（電界効果形トランジスタ）２
３のゲートに供給されている。ＦＥＴ２Ｂのドレイン及
びソースはディレィライン１６の両端に夫々接続されて
いる。

以上の構成において、ビットの深さがλ／４より浅いと
すれば加算器１４から第３図（Ａ）に示す如き加算出力
ａが出力されたとき加算器１５からは同図（Ｂ）に示す
如く加算出力ａと時間差Ｔを有しかつ加算出力ａとほぼ
同一の波形を有する加算出力すが出力される。従って、
ディレィライン１６における信号遅延時間を時間差Ｔに
等しくすることにより、ディレィライン１６から同図（
Ｃ）に示す如く加算出力すと位相が一致した遅延信号Ｃ
が出力される。

一方、このとき差動増幅器２０からは同図（Ｄ）に示す
如き信号が出力され、この信号が積分器２１を経て同図
（Ｅ）に示す如くなって基準電圧Ｖｒより小となる。従
って、コンパレータ２２の出力は同図（Ｆ）に示す如く
低レベルとなり、ＦＥＴ２Ｂはオフのままとなる。この
ため、加算器１８において加算出力すとこの加算出力す
と同位相の遅延信号Ｃとが加算されて同図（Ｇ）に示す
如く立上り及び立下−りの急峻な波形を有するＲＦ倍信
号出力される。尚、加算出力ａがディレィライン１６に
よって遅延されずに加算器１８に供給されたときには同
図（Ｈ）に示す如く立下り及び立下りの鈍ったＲＦ倍信
号出力される。

また、ビットの深さがλ／４にほぼ等しくなって加算出
力ａ及び５間に位相差が存在しなくなった場合には、積
分器２１の出力のレベルが基準電圧Ｖｒ以上となってコ
ンパレータ２２から高レベルの信号が出力されてＦＥＴ
２３がオンとなる。

そうすると、加算出力ａがディレィライン１６を経ず直
接加算器１８に供給されることとなり、歪のないＲＦ倍
信号得られることとなる。

尚、上記実施例においてはエレメント１ａ、１ｄの出力
和が信号遅延手段に供給されていたが、受光面に入射さ
れる光の強度分布のパターンの移動方向によってはエレ
メント１ｂ、１ｃの出力和を信号遅延手段に供給するよ
うにしてもよい。また、ピットの深さのバラツキがλ／
４より小なる値から大なる値までの広い範囲に亘る場合
にはエレメントｌａ、ｌｂの出力和及びエレメントｌｂ
。

ＩＣの出力和のうちの一方を減算器１１の出力あるいは
差動増幅器２０の出力によって信号遅延手段に選択的に
供給する信号切替手段を設けることも考えられる。また
、減算器１１の出力あるいは差動増幅器２０の出力をＲ
Ｆ倍信号よる除算処理等によって正規化を行いディスク
の反射率の変動等によるＲＦ倍信号レベル変動の影響を
なくすことも考えられる。

発明の効果以上詳述した如く本発明によるＲＦ信号生成回路は、情
報読取用光スポットの記録トラック上の移動に応じて記
録面からの光の強度の分布のパターンが移動する方向に
ほぼ直角な直線によって二分割される如くたがいに隣接
配置されかつ受光素子を形成する少なくとも２つのエレ
メントの出力間のレベル差に応じた差信号を生成し、こ
の差信号に応じて２つのエレメントのうちの一方の出力
を遅延させて２つのエレメントのうちの他方の出力と加
算する構成となっているので、ビットの深さが変動して
２つのエレメントの出力間の時間差が変化してもピット
の深さに応じて２つのエレメントのうちの一方の出力が
遅延されて歪のないＲＦ倍信号得られることとなる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、本発明の他の実施例を示す回路ブロック図、第３図
は、第２図の回路の各部の動作を示す波形図、第４図は
、従来の回路を示すブロック図、第５図及び第６図は、
光スポットの位置と反射光の強度分布のパターンとの関
係を示す図である。主要部分の符号の説明１・・・・・・４分割フォトディテクタ２．３，５，１
４．１５．１８・・・・・・加算器１０・・・・・・可
変遅延回路１１・・・・・・減算器１６・・・・・・ディレィライン２０・・・・・・差動増幅器２３・・・・・・ＦＥＴ

Claims

【特許請求の範囲】

記録媒体の記録面上に光を照射して情報読取用光スポッ
トを形成し、前記記録面を経た光によって情報を読取る
光学式情報読取装置のＲＦ信号生成回路であって、前記
情報読取用光スポットの前記記録面上に形成された記録
トラックの伸長方向への移動に応じて前記記録面を経た
光の強度分布のパターンが移動する方向にほぼ直角な直
線によって２分割される如く互いに隣接配置された少く
とも２つのエレメントからなる受光素子と、前記２つの
エレメントの出力間のレベル差に応じた差信号を生成す
る差信号生成手段と、前記２つのエレメントのうちの少
なくとも一方の出力を前記差信号に応じて遅延させる信
号遅延手段とを含み、前記２つのエレメントのうちの他
方と前記信号遅延手段の出力とを加算して得た信号をＲ
Ｆ信号として出力することを特徴とする光学式情報読取
装置のＲＦ信号生成回路。