JPS63260321A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、可変周波数信号と基準周波数信号の位相を位
相比較回路で比較し、可変周波数信号の位相をロックす
るＰＬＬ（フェイズ・ロックド・ループ）回路に関する
。

（ロ）従来の技術 一般に、ＰＬＬ回路は、第４図に示す如く、水晶発振回
路（１）からの発振出力を分周回路（２）で分周して得
られる基準周波数信号ｆｌｌと、電圧制御発振回路（３
）からの発振出力をプログラマブルディバイダ（４）で
分周して得られる可変周波数信号ｆ、とを位相比較回路
（５）で比較し、その位相差出力に応じた直流電圧ｖＴ
をＬＰＦ（６）によって得て、その直流電圧Ｖアで電圧
制御発振回路（３）を制御することにより、電圧制御発
振回路（３）の発振周波数ｒ　ｏｓｃをロックするもの
である。

更に、このようなＰＬＬ回路に於いて、ＰＬＬ回路がロ
ック状態にあるか否かを判定するアンロック検出回路を
付加し、プログラマブルディバイダ（４）の分周比を変
えて電圧制御発振回路（３）の周波数を変えた場合、あ
るいは、電源投入時等にロック状態に引き込まれるまで
のアンロック状態を判別することができるものである。

上述のＰＬＬ回路は、特開昭６０−９８７２７号公報に
記載されている。

（八）発明が解決しようとする問題点 従来のＰＬＬ回路に於いて、電圧制御発振回路（３）は
、温度特性、バラツキ等を考慮し、第５図に示される如
く、動作範囲より狭い使用範囲が設定される。

ところで、ノイズ発生時や電源投入時に於いて、直流電
圧ＶＴが最大となる場合がある。そのときには、電圧制
御発振回路（３）の発振周波数は最大（ｆｏｓｃ　ｍａ
ｘ　）となり、プログラマブルディバイダ（４）の動作
周波数範囲を越えてしまう場合がある。その時、プログ
ラマブルディバイダ（４）の動作は、入力周波数に追従
できなくなり、分周出力ｆＰが発生しなくなるため、位
相比較回路（５）は、電圧制御発振回路（３）の発振周
波数が所定値よりも低いと判断し、周波数を高くする方
向に作用する。従って、直流電圧Ｖ？は最大のまま保持
されることになる。

一方、ノイズの発生により直流電圧Ｖｔが“０”となる
と、電圧制御発振回路（３）の発振が停止し、プログラ
マブルディバイダ（４）の入力が４０”となる場合があ
る。通常、プログラマプルディバイダ（４）は、入力ア
ンプを有しているため、入力信号が無くなると、ノイズ
を増幅したり発振したりして偽の分周出力信号ｆ、を位
相比較回路（５）に印加してしまう。このとき、基準周
波数信号ｆ、より偽の分周出力信号の周波数の方が高い
と位相比較回路（５）は、電圧制御発振回路〈３）の発
振が所定周波数より高いと判断し、周波数を低くする方
向に作用し、直流電圧Ｖｔを“０”に固定することにな
る。

このように、ノイズの発生や電源の投入時に、電圧制御
発振回路（３）の発振が最大発振周波数や最低発振周波
数に固定され、正常動作に引き込まれないことをデッド
ロック（ｄｅａｄ　１ｏｃｋ　）と言う。

このデッドロックを防止するために、従来はプログラマ
プルディバイダ（４）の最高動作周波数を電圧制御発振
回路（３）の最大発振周波数ｆｏｓｃ　ｗａｘより高く
なるようなディバイスを使用したり、あるいは、ｆｏｓ
ｃ　ｍａｘがプログラマプルディバイダ（４）の動作周
波数を超えないように電圧制御発振回路（３）を調整あ
るいは温度補償を行っていた。

更に、直流電圧ｖ７が“０”にならないようにＬＰＦ（
６）の出力にダイオード等でオフセット電圧を与えるこ
とを行っていた。

しかし、一度デッドロック状態になると、その状態から
抜は出すことが困難となるものである。

（ニ）問題点を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
位相比較回路の出力に基いてＰＬＬ回路がロック状態に
あるか否かを判別する判別回路と、該判別回路の出力に
基いて電圧制御発振回路の発振周波数が最高発振状態で
デッドロックしているか、あるいは、最低発振状態でデ
ッドロックしているかを判別するデッドロック解除手段
と、位相比較回路の出力とチャージポンプ回路の入力と
の間に設けられ、前記デッドロック解除手段によって制
御されるチャージポンプ入力回路とを設けることにより
、デッドロック状態に陥ったとき自動的にロック状態に
移行できるＰＬＬ回路を提供するものである。

（＊）作用 上述の手段によれば、電源投入時あるいは判別回路がア
ンロック状態となったことを検出した時、デッドロック
解除手段は、所定時間の経過を待って判別回路の出力に
基いてデッドロック状態にあるか否か判別し、デッドロ
ック状態にあるときにはチャージポンプ入力回路を制御
し、電圧制御発振回路の発振周波数が減少する方向に直
流電圧Ｖアを変化許せ、その一定時間後に再び判別回路
の出力に基いて、ロック状態になったか否かを判別する
。このときロック状態になっていなければ、電圧制御発
振回路の発振周波数が最小の場合であるから、デッドロ
ック解除手段はチャージポンプ入力回路を制御して電圧
制御発振回路の発振周波数が増加する方向に直流電圧ｖ
、ｔを変化させる。これにより、２種類のデッドロック
が解除できる。

（へ）実施例 第１図は本発明の実施例を示すブロック図である。水晶
発振回路（７）の発振出力は分周回路（８）で分周され
、分周回路（８）で得られた基準周波数信号ｆ、は、位
相比較回路（９）の入力Ａに印加される。また、プログ
ラマブルデイバイダ（１０）は、電圧制御発振回路（１
１）からの発振出力ｆｏｓｃを入力して分周し、可変周
波数信号ｒｐを位相比較回路（９）の入力Ｂに印加する
０位相比較回路（９）の位相差出力ＰＨＡ及びＰＨ，は
各々チャージポンプ入力回路（１２）に印加され、チャ
ージポンプ入力回路（１２）の出力は、各々チャージポ
ンプ回路（１３）の入力ＣＨ，とＣＨＨに印加される。

チャージポンプ回路（１３）は、Ｃ−ＭＯＳで構成され
、位相比較回路（９）の比較結果に基いて電源電圧レベ
ルのパルス、接地レベルのパルス、あるいは、フローテ
ィングレベルの信号をＬ　Ｐ　Ｆ　（１４）に出力する
。ＬＰＦ　（１４）は反転増幅器を用いた積分方式のロ
ーパスフィルタであり、チャージポンプ回路（１３）の
出力パルスに従った直流電圧■７を発生し、電圧制御発
振回路（１１）を制御する。

また、位相比較回路（９）の位相差信号は、アンロック
検出回路（１５）に印加される。アンロック検出回路（
１５）は、可変周波数信号ｆｐが基準周波数信号ｆ、に
ロックしているか否かを判定するものであり、所定の位
相差以上になった場合にアンロツタ状態であると認識し
て検出出力ＵＮＬをデッドロック解除手段（１６）に出
力する。

デッドロック解除手段（１６）は、例えばマイクロコン
ピュータのプログラムによって実現されるものであり、
アンロック検出出力ＵＮＬが出力されたとき、あるいは
、電源投入時に所定時間経過後、再びアンロック検出出
力を判定し、その時点でまだアンロック検出出力ＵＮＬ
が出力されている場合にデッドロック状態であると判定
する。即ち、デッドロック状態でなければ、所定時間経
過したときＰＬＬ回路はロック状態に移行しているはず
である。デッドロック状態と判定した場合には、制御信
号Ｃ０ＮＴ　１あるいはＣ０ＮＴ　２を出力してチャー
ジポンプ入力回路（１２）を制御する。

チャージポンプ入力回路（１２）は、第２図に示される
如く構成されている。第２図に於いて、ＮＯＲゲート（
１７）には、位相比較回路（９）の出力ＰＨＡ及び制御
信号Ｃ０ＮＴ　１が印加され、その出力は、制御信号Ｃ
０ＮＴ　２が印加されたＯＲゲート（１Ｂ）を介してチ
ャージポンプ回路（１３）のＰチャンネルＭ　ＯＳ　（
１９）のゲートに印加される。また、ＡＮＤゲート（２
０）には、位相比較回路（９）の出力Ｐ　Ｈａ及び制御
信号Ｃ０ＮＴ　　１の反転信号が印加され、その出力は
制御信号Ｃ０ＮＴ　２が印加妨れたＯＲゲート（２１）
を介してチャージポンプ回路（１３）のＮチャンネルＭ
Ｏ８（２２）のゲートに印加される。従って、制御信号
Ｃ０ＮＴ　　１が“１”となった場合には、Ｐチャンネ
ルＭＯ３（１９）がオンし、ＮチャンネルＭＯ８（１３
）がオフするため、チャージポンプ回路（１３）の出力
Ｖ　ｃ、、は、電源電圧ｖ０レベルとなり、反転型のＬ
　Ｐ　Ｆ　（１４）の出力である直流電圧Ｖｔが低下す
る。一方、制御信号Ｃ０ＮＴ　　２が“１”となった場
合には、ＰチャンネルＭ　ＯＳ　（１９）がオフし、Ｎ
チャンネルＭＯ５（２２）がオンするため、チャージポ
ンプ回路（１３）の出力ｖ　ｃＨａは、接地レベルとな
り、反転型のＬＰＦ（１４）の出力である直流電圧ｖ７
が上昇する。即ち、電圧制御発振回路（１１）が最高発
振周波数状態でデッドロックしている場合には、制御信
号Ｃ０ＮＴ　　１が′１”となることで解除され、一方
、最低発振周波数状態でデッドロックしている場合には
、制御信号Ｃ０ＮＴ　２が１”となることで解除される
のである。

次に、デッドロック解除手段（１６）の動作を第３図を
参照して説明する。先ず、電源投入時あるいはアンロッ
ク検出回路（ＩＳ）の検出出力ＵＮＬ発生時に於いて、
電圧制御発振回路（１１）が最高発振周波数状態となっ
たときのデッドロック（Ａのケースとする）に対応する
フラグＦＡと、最低発振周波数状態となったときのデッ
ドロック（Ｂのケースとする）に対応するフラグＦｍを
共にリセットし、５００ｍ５のタイマーを作動させる。

５００ｍ５後、アンロック検出回路（１５）の検出出力
ＵＮＬを判定し、このとき、ロック状態に移行していれ
ば正常動作しているので、通常ルーチンの処理を行うが
、依然としてアンロツタ状態であれば、プツトロックし
たと判断し、フラグＦ１がセットされているか否か判定
する。フラグは、Ａのケースのデッドロック解除処理を
した後にＦＡがセットされ、Ｂのケースのデッドロック
解除処理をした後にＦ、がセットされるので、この時点
でフラグＦ、がセットされている場合には、いずれのデ
ッドロック解除処理をしても正常状態に元らない場合で
あり、構成するディバイスの不良が発生したと考えられ
るので、特に送信系のシステムでは送信を禁止して警告
表示を行う。

フラグＦ、かりセットされている場合には、フラグＦＡ
がリセットきれているか否か判定する。

フラグＦＡがリセットされている場合は、Ａのケースの
デッドロック解除処理を行う。即ち、制御信号Ｃ０ＮＴ
　　１を１００ｍ５の期間ａ１”とし、フラグＦＡをセ
ットする。従って、制御信号Ｃ０ＮＴ　　１を“１”と
することによりチャージポンプ入力回路（１２）は、前
述した如く、電圧制御発振回路（１１）の発振周波数を
低下させるように作用する。従って、Ａのケースのデッ
ドロックであった場合には、５００ｍ５後再び検出出力
ＵＮＬを判定すればロック状態になっているはずである
。ロック状態になければＢのケースのデッドロックであ
る。この場合には、フラグＦＡを判定したとき、フラグ
ＦＡはセットされた状態になり、Ｂのケースのデッドロ
ック解除を行う。即ち、制御信号Ｃ０ＮＴ　　２を１０
０ｍ５の期間“１”とし、フラグＦｍをセットする。制
御信号Ｃ０ＮＴ　　２が４１”となることで、電圧制御
発２振回路（１１）の発振周波数ｆｏｓｃは高くなる方
向に制御される。従って、５００ｍ５後再び、検出出力
ＵＮＬ゛を判定すればロック状態になっているはずであ
る。ロック状態になければ前述した如く、ＰＬＬ回路を
構成するディバイスの不良が発生したと考えられる。こ
のようにして、Ａのケースのデッドロック及びＢのケー
スのデッドロックも自動的に解除されるのである。

（ト）発明の効果 上述の如く本発明によれば、デッドロック状態になった
場合でも確実にロック状態に移行させることができるた
め、安定なＰＬＬ回路システムを構成することができ、
信頼性が大幅に向上する利点を有している。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたブロックの一部を示す回路図、第３図は
デッドロック解除手段の動作を示すフロー図、第４図は
従来例を示すブロック図、第５図は電圧制御発振回路の
特性図である。 （７）・・・水晶発振回路、　（８）・・・分周回路、
　（９）・・・位相比較回路、　（１０）・・・プログ
ラマブルデイバイダ、　（１１）・・・電圧制御発振回
路、　（１２）・・・チャージポンプ入力回路、　（１
３）・・・チャージポンプ回路、（１４）・・・ＬＰＦ
、　　（１５）・・・アンロック検出回路、　（１６）
・・・デッドロック解除手段。

Claims (1)

【特許請求の範囲】
1. （１）基準発振信号を分周する第１の分周回路と、電圧
   制御発振回路と、該電圧発振回路の発振出力を分周する
   第２の分周回路と、前記第１の分周回路の分周出力と前
   記第２の分周回路の分周出力が印加され、各分周出力の
   位相差を比較する位相比較回路と、該位相比較回路の出
   力に接続されたチャージポンプ回路と、該チャージポン
   プ回路の出力を平滑し前記電圧制御発振回路を制御する
   ローパスフィルタとから構成されるＰＬＬ回路において
   、前記位相比較回路の出力に基いてＰＬＬ回路がロック
   状態にあるか否かを判別する判別回路と、該判別回路の
   出力に基いて前記電圧制御発振回路の発振周波数が最高
   発振状態でデッドロックしているか、あるいは、最低発
   振状態でデッドロックしているかを判別する手段と、前
   記位相比較回路の出力とチャージポンプ回路の入力との
   間に設けられ、前記デッドロックを判別する手段によっ
   て制御されるチャージポンプ入力回路とを設けたことを
   特徴とするＰＬＬ回路。