JPS63261439A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、計算機システムなどに使用するデータ記憶
装置に関するものであり、特に配列データなどのデータ
集合を効率的に記憶、参照するための記憶装置に関する
ものである。

（ロ）　従来の技術 一般的に、計算機システムは、データ処理装置、データ
記憶装置などから構成され、データ処理装置がデータ記
憶装置からデータを読み出し、何らかの加工を行ってデ
ータ記憶装置にデータを書き込むというサイクルを繰り
返すことにより、処理を進めていく、このデータ記憶装
置参照のためのデータ処理装置におけるオーバーヘッド
（処理待ち時間）の問題は種々の計算機システムにおい
て、共通のものである。

例えば、データ駆動形（データフロー形）計算機システ
ムにおいても、データ処理装置とデータ記憶装置を接続
したシステムが提案され、かつ実現されている（この−
例が、昭和５９年４月９日付で発行された日経エレクト
ロニクスの第２０５頁から第２０９頁に開示されている
）、そしてこのようなシステムのデータ記憶装置におい
て、多量のデータを連続的に読み出す際には、データを
１つ読み出すごとに処理装置から記憶装置にアドレスを
与えなければならなかった。また、配列データのような
データ集合の特定の一要素を参照する際には、所望の要
素が格納されているアドレスを、処理装置が計負して生
成してやらねばならなかった。

（ハン　発明が解決しようとする問題点従来のデータ記
憶装置では、データを連続的に読み出す場合、各データ
のアドレスをそのつど処理装置から与えなくてはならな
かった。また、配列データのようなデータ集合の特定の
要素を一つ、あるいは連続的に読み出す際には、配列の
各要素が格納されているアドレスを得るために、処理装
置が、そのつどアドレス計算をしなければならなかった
１以上のような理由により、処理装置が記憶装置を参照
するために費やす処理時間が非常に長くなるという欠点
があった。それゆえに、この発明の主たる目的は、配列
データのようなデータ集合の読み田しの際のオーバーヘ
ッドを軽減する記憶装置を提供することである。

（ニ）問題点を解決するための手段 第一の発明は、第５図に示す如く、データメモリ（ｄ　
ｍ）にデータ集合の要素が格納されたアドレスであるポ
インタを格納しているポインタメモリ（ｐｍ）、ポイン
タメモリ（ｐｍ）内のアドレスであるポインタアドレス
をデータ集合の集合名で参照できるポインタアドレスメ
モリ（ｐａｍ＞を設けることにより、特別なアドレス計
算を必要とせずに、データ集合の中の特定の要素を読み
出すことができるデータ記憶装置である。

第二の発明は、第６図に示す如く、上記の第一の発明の
構成に集合名を自動的に更新する集合名変更手段（ｆｎ
ｃ）を設けることにより、一度の参照で、複数の所望の
要素のアドレスを連続的に得ることができ、複数のデー
タ集合それぞれの特定の要素を連続的に読み出すことが
できるデータ記憶装置である。

（ホ）　作用 本発明のデータ記憶装置によれば、メモリアクセスを行
うためのデータパケットは、所望のデータ集合の集合名
を保持しており、まずこの集合名がポインタアドレスメ
モリ（ｐａｍ）内のカウンタにロードされる１次に、こ
のカウンタの出力をアドレスとして、ポインタアドレス
が格納されているメモリ（ｐａｍ）を読み出す、読み出
されたポインタアドレスは、ポインタメモリ（ｐｍ）の
レジスタ（ｒ）にラッチされる。このレジスタの内容を
アドレスとしてポインタメモリ（ｐｍ）を読み出す。

読み出きれたポインタはデータメモリ（ｄｍ）のアドレ
スレジスタ（ａｒ）にラッチきれる。これをアドレスと
してデータメモリ（ｄ　ｍ）をアクセスする。

又、さらには、ポインタアドレスメモリ（ｐａｍ）に含
まれるかこれと別体に並設されたｉｐｉｔａｍ別子が継
続を指示しておれば、カウンタをインクリメントして同
様の動作を行う、これを継Ｉ！識別子が継続を指示しな
くなるまで繰り返す。

（へ）実施例 第２図に本発明のデータ記憶装置衣用いたシステム例と
してデータフロー計算機システムの概要を示す。同図の
システムは、システム内部でデータの基本単位であるデ
ータパケット（本来のデータの他に制御情報を組合せた
）を転送するリング状転送銘であるリングネットワーク
（ＲＮ）に、データパケットの入出力を制０！Ｊするネ
ットワークインターフェイス（Ｎ　Ｉ　）（Ｎ　Ｉ　）
（Ｎ　Ｉ　）を介して、データ記憶装！（ＤＭ）、デー
タフロー計算装置（ＤＦＣ）、ホストインターフェイス
（ＨＩ　）が結合されて、このホストインターフェイス
（ＨＩ　）にはさらにホスト計算機（ＨＣ）がつながっ
ている。

斯るシステムのデータ記憶装置にはデータフロー計算装
置（ＤＦＣ＞が盲き込み命令や読み出し命令を含むデー
タ駆動型（データフロー型）のプログラムを実行する際
に使用するデータ（例えば画像データ等の配列データ）
が記憶されており、データフロー計算装置（ＤＦＣ）が
データ駆動型のプロダラムを実行する過程において、デ
ータパケットの制御情報に従−って、書き込み命令や読
み出し命令の実行処理をデータ記憶装置が受は持つ仕組
みになっている。

第１図に本発明のデータ記憶装置の構成を示す、同図の
装置に於いては、（１）は入力キュー、（２）は入力パ
ケットの１語目（ヘッダ）を保持するレジスタ、（３）
は入力パケットの２語目（データ）を保持するレジスタ
、（４）は環境番号、（５）は処理指示コード、（６）
は入力パケットが保持していたデータ、（７）は判定・
制御回路、（８）は制御信号、（９）はポインタアドレ
スメモリ、〈１０）は環境番号とボイタアドレスを保持
するレジスタ、（１１）は差分メモリ、（１２）はポイ
ンタメモリ、　（１３）は差分レジスタ、（１４＞はポ
インタ更新手段（加算器）、（１５）は差分値、（１６
）はポインタレジスタ、（１７）はポインタ値、（１８
）はデータメモリ、　（１９）は出力パケットのデータ
レジスタ、　（２０）はリターンコードメモリ、（２１
）は出力パケットのへラダレジスタ、（２２）はリター
ンフード、（２３）は未変更情報、（２４）は出力キュ
ー、（２５）はロード（ダンプ）アドレス、（２６）は
集合名、（２７）は集合名変更手段を示している。

次に本発明装置の処理動作を入力パケット毎に詳述する
。尚、入力パケットの構成は第３図、第４図（ａ）の如
き２語構成のデータパケットとなり、その処理は制御情
報（処理指示コード、モジュール番号等）の一つである
処理指示コード（５）によって決定きれる。

■　第３５Ａのデータパケットであって、ポインタアド
レスメモリ及びリターンコードメモリのロードを示す処
理指示フード（５〉が５ビツトで例えばＣ５１，Ｓｔ、
Ｓｓ、　Ｓ４．Ｓｅ３−［０、１、Ｏ、０。

０］となるロードパケットが入力端に到着すると、入力
キュー（１）を経て１語目がパケットの１語目くヘッダ
）を保持するレジスタ（２）（以下第２レジスタと記す
）に、２語目がパケットの２語目（データ）を保持する
レジスタ（３）（以下第２レジスタと記す）に夫々ラッ
チされる。第ルジスタ（２）にラッチされた内容のうち
、処理指示フード（５）が判定・制御回路（７）により
判定きれ、以下のポインタアドレスメモリ及びリターン
フードメモリのロード動作を制御する制御信号（８）が
出力される。第ルジスタ（２）にラッチされた内容のう
ち、ロード（ダンプ）アドレス（２５）をアドレスとし
て入力パケットが保持していたデータ（６）をポインタ
アドレスメモリ（９）およびリターンフードメモリ（２
０）に書き込む、出力パケットはない。

■　差分メモリ（１１）のロードを示す処理指示コード
（５）例えば［０，１，１，Ｏ，Ｏ］であるロードパケ
ットが到着すると、入力キュー（１）を経て１語目が第
ルジスタ（２）に、２１１！目が第２レジスタ（３）に
夫々ラッチされる。この第ルジスタ（２）にラッチきれ
た内容のうち、処理指示フード（５）が判定・制御回路
（７）により判定きれ、差分メモリ（１１〉のロード動
作を制御する制御信号（８〉が出力される。第ルジスタ
（２）にラッチされた内容のうち、ロード（ダンプ）ア
ドレス（２５）をアドレスとして入力パケットが保持し
ていたデータ（６）を差分メモリ（１１）に書き込む、
出力パケットはない。

■　ポインタメモリ（１２）のロードを示す処理指示コ
ード（５）が例えば［０、１、０、１、０コであるロー
ドパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
に夫々ラッチされる。第ルジスタ（２）にラッチされた
内容のうち、処理指示コード（５）が判定・制御回路（
７〉に依って判定きれ、ポインタメモリ（１２）のロー
ド動作を制御する制御信号（８）が出力される。また第
ルジスタ（２）にラッチされた内容のうち、ロード（ダ
ンプ）アドレス（２５）をアドレスとして入力パケット
が保持していたデータ（６）をポインタメモリ（１２）
に書き込む、出力パケットはない。

■　データメモリ（１８）のロードを示す処理指示示コ
ード（５）が例えば［０、１、Ｏ、０、１コであるロー
ドパケットが到着すると、大力キュー（１）庖経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
に夫々ラッチ辿れる。第ルジスタ（２）にラッチきれた
内容のうち、処理指示フード（５）が判定・制御回路（
７）により判定され、以下のデータメモリのロード動作
を制御する制御信号（８）が出力される。第ルジスタ（
２）にラッチされた内容のうち、ロード（ダンプ）アド
レス（２５）をアドレスとして入力パケットが保持して
いたデータ（６）をデータメモリ（１８）に書き込む、
出力パケットはない。

■　第４図（ａ）の如きデータパケットであって、ポイ
ンタの設定を示す処理指示コー）’Ｃ５）が例えば［Ｓ
Ｉ、Ｓｔ、Ｓｓ、Ｓ−，５ｓｌ−［１、Ｘ　、　０　、
１゜０コとなるオペランドパケットが到着すると、入力
キュー（１）を経て１語目が第ルジスタ（２）に、２語
目が第２レジスタ（３）に夫々ラッチされる。第ルジス
タ（２）にラッチされた内容のうち、処理指示コード（
５）が判定・制御回路（７）により判定され、以下のポ
インタの設定を制御する制御信号（８）が出力される。

第ルジスタ（２）にラッチされた内容のうち、集合名が
集合名更新手段（２７）にロードきれ１．これをアドレ
スとしてポインタアドレスメモリ（９）を読み出す、該
ポインタアドレスメモリ（９）のこの出力、及び第ルジ
スタ〈２〉の内容のうち、環境番号（４）が環境番号・
ポインタアドレス保持レジスタ（１０）にラッチされる
。この環境番号・ポインタアドレス保持レジスタ（１０
）の内容をアドレスとして入力パケットが保持していた
データ（６）をポインタメモリ（１２）に書き込む。

一方、集合名更新手段（２７）の内容をアドレスとして
リターンフードメモリ（２０）を読み出し、リターンフ
ード（２２）、及び未変更情報（２３）がヘッダレジス
タ（２１）にラッチされる。ヘッダレジスタ（２１）の
内容を１語目とするアクノリッジパケットが第４図（ｂ
）に示す如き構成で出力キュー（２４）を経て゛出力さ
れる。

■　差分の設定を示す処理指示フード（５）が例えば［
１，Ｘ、１．Ｏ，Ｏコであるオペランドパケットが到着
すると、入力キュ−（１）を経て１語目が第ルジスタ（
２）に、２８ｉ目が第２レジスタ（３）にそれぞれラッ
チされる。第ルジスタ（２）にラッチされた内容のうち
、処理指示フード（５）が判定・制御回路（７）により
判定され、以下の差分の設定を制御する制御信号（８°
）が出力される。

第ルジスタく２）にラッチされた内容のうち、集合名が
集合名更新手段（２７）にロードされこれをアドレスと
してポインタアドレスメモリ（９）を読み出す、ポイン
タアドレスメモリく９〉のこの出力、及び第ルジスタ（
２）の内容のうち、環境番号（４）が環境番号・ポイン
タアドレス保持レジスタ（１０）にラッチされる。この
環境番号・ポインタアドレス保持レジスタ（１０）の内
容をアドレスとして入力パケットが保持していたデータ
（６）を差分メモリ（１１）に書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンコード（
２２）、及び未変更情報（２３）かへ・ｙダレジスタ（
２１）にラッチされる。ヘッダレジスタ（２１）の内容
を１語目とするアクノリッジパケットが出力キュー（２
４）を経て出力される。

■　アクノリッジパケットを出力する書き込みを示す処
理指示コード（５）が例えば［１，Ｘ、１゜１．０コで
あるオペランドパケットが到着すると、入力キュー（１
）を経て１語目が第ルジスタ（２）に２語目が第２レジ
スタ（３）にそれぞれラッチきれる。第ルジスタ（２）
にラッチされた内容のうち、処理指示コード（５）が判
定・制御回路（７）により判定され、以下のアクノリッ
ジパケットを出力する書き込みを制御する制御筒！（８
）が出力される。第ルジスタ（２）にラッチされた内容
のうち、集合名が集合名菓新手段（２７）にロードきれ
、これをアドレスとしてポインタアドレスメモリ（９）
を読み出す、ポインタアドレスメモリ（９）のこの出力
、及び第ルジスタ（２）の内容のうち、環境番号（４）
が環境番号・ポインタアドレス保持レジスタ＜１０）に
ラッチきれる。この環境番号・ポインタアドレス保持レ
ジスタ（１０）の内容をアドレスとしてポインタメモリ
（１２）、及び差分メモリ（１１）を読み出す、差分メ
モリ（１１）の出力は差分レジスタ（１３）に、ポイン
タメモリ（１２）の出力はポインタレジスタ（１６）に
夫々ラッチされ、ポインタレジスタ（１６）の内＊（１
７）をアドレスとして入力パケットが保持していたデー
タ（６）をデータメモリ（１８）に書き込む、差分レジ
スタ（１３）及びポインタレジスタ（１６）の内容はカ
ロ算器から構成きれたポインタ更新手段＜１４）によっ
て加算され、ポインタメモリ（１２）の読み出したアド
レスに書き込む、一方、集合名菓新手段（２７）をアド
レスとしてリターンコードメモリ（２０）を読みだし、
リターンフード＜２２）、及び未変更情報（２３）がヘ
ッダレジスタ（２１）にラッチされる。ヘッダレジスタ
（２１）の内容を１語目とするアクノリッジパケットが
出力キュー（２４）を経て出力される。

■　アクノリッジパケットを出力しない書き込みを示す
処理指示コード（５）が例えば［１，Ｘ。

１　、１　、１］であるオペランドパケットが到着する
と、入力キュー（１）を経て１語目が第ルジスタ（２）
に、２語目が第２レジスタ（３）に夫々ラッチされる。

第ルジスタ（２）にラッチされた内容のうち、処理指示
シード（５）が判定・制御回路（７）により判定され、
以下のアクノリッジパケットを出力しない書、き込みを
制御する制御信号（８）が出力される。第ルジスタ（２
）にラッチされた内容のうち、集合名が集合名菓新手段
（２７）にロードされ、これをアドレスとしてポインタ
アドレスメモリ（９）を読み出す、ポインタアドレスメ
モリ（９）のこの出力、及び第ルジスタ（２）の内容の
うち、環境番号（４）が環境番号・ポインタアドレス保
持レジスタ（１０）にラッチされる。そして環境番号・
ポインタアドレス保持レジスタ（１０）の内容をアドレ
スとしてポインタメモリ（１２）、及び差分メモリ（１
１）を読み出す、差分メモリ（１１）の出力は差分レジ
スタ（１３）に、ポインタメモリ（１２）の出力はポイ
ンタレジスタ（１６）に夫々ラッチされ、ポインタレジ
スタ（１６＞、の内容（１７）をアドレスとして入力パ
ケットが保持していたデータ（６）をデータメモリ（１
Ｂ）に書き込む、出力パケットはない。

■　読み出しを示す処理指示コード（５）が例えば［１
，Ｘ、０，１．１］であるオペランドパケットが到着す
ると、入力キュー（１）を経てＩｇ！ｉ目が第ルジスタ
（２）に、２語目が第２レジスタ（３）に夫々ラッチさ
れる。第ルジスタ（２）にラッチされた内容のうち、処
理指示コード（５）が判定・制御回路（７）により判定
きれ、以下の読み出しを制御する制御言分（８）が出力
きれる。第ルジスタ（２）にラッチされた内容のうち、
集合名が集合名菓新手段（２７）にロード諮れ、これを
アドレスとしてポインタアドレスメモリ（９）を読み出
す、ポインタアドレスメモリ（９）のこの出力、及び第
ルジスタ（２）の内容のうち環境番号（４）が環境番号
・ポインタアドレス保持レジスタ（１０）にラッチされ
る。この環境番号・ポインタアドレス保持レジスタ（１
０）の内容をアドレスとしてポインタメモリ（１２）、
及び差分メモリ（１１）を読み出す、ポインタメモリ（
１２）の出力はポインタレジスタ（１６）に、差分メモ
リ（１１）の出力は差分レジスタ（１３）に夫々ラッチ
され、ポインタレジスタ（１６）の内容（１７）をアド
レスとしてデータメモリ（１８）を読み出しその内容は
データレジスタ（１９）にラッチきれる一差分レジスタ
（１３）及びポインタレジスタ（１６）の内容はポイン
タ更新手段（１４）によって加算され、ポインタメモリ
（１２）の読み出したアドレスに書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンコード（
２２）、及び未変更情報（２３）がヘッダレジスタ（２
１）にラッチされ、ヘッダレジスタ（２１）の内容を１
語目とし、データレジスタ（１９）の内容を２語目とす
るデータパケットが出力キュー（２４〉を経て出力され
る。

今、ポインタアドレスメモリ（９）あるいはリターンコ
ードメモリ（２０）に含まれるか又は独立して設けられ
るデータの１ビツトのフラグからなる継続識別子が例え
ば“１”で継続を指示しておれば、集合名更新手段（２
７）は内容をインクリメントし、入力キュー（１）の出
力を停止させ、第ルジスタ（２〉にはその内容を保持さ
せる。この更新された集合名更新手段（２７）の内容を
アドレスとしてポインタアドレスメモリ（９）を読み出
す、ポインタアドレスメモリ（９）のこの出力、及び第
ルジスタ（２）の内容のうち、環境番号（４）が環境番
号・ポインタアドレス保持レジスタ（１０〉にラッチさ
れる。この環境番号・ポインタアドレス保持レジスタ（
１０）の内容をアドレスとしてポインタメモリ（１２Ｌ
及び差分メモリ（１１）を読み出す。ポインタメモリ（
１２）の出力はポインタレジスタ（１６）に、差分メモ
リ（１１）の出力は差分レジスタ（１３）に夫々ラッチ
され、ポインタレジスタ（１６）の内容（１７）をアド
レスとしてデータメモリ（１８）を読み出し、その内容
はデータレジスタ（１９）にラッチされる。差分レジス
タ（１３）及びポインタレジスタ（１６）の内容はポイ
ンタ更新手段（１４）によって加算され、ポインタメモ
リ（１２）の読み出したアドレスに書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンコード（
２２）、及び第ルジスタ（２〉の内容のうち、リターン
フードを除く情報がヘッダレジスタ（２１）にラッチさ
れる。ヘッダレジスタ（２１）の内容を１語目とし、デ
ータレジスタ（１９）の内存を２語目とするデータパケ
ットが出力キュー（２４）を経て出力される。これを継
続識別子が継続を指示しなくなる（例えば０”）まで繰
り返す。

■　第３図のデータパケットであって、ポインタアドレ
スメモリ及びリターンコードメモリのダンプを示す処理
指示コード（５）が例えば［ｓ＋　、　ｓｍ。

Ｓ、　、　Ｓ、　、　５１］虐［ｏ　、　ｏ　、　ｏ　
、　ｏ　、　ｏコとなるダンプパケットが到着すると、
入力キュー（１）を経て１語目が第ルジスタ（２）に、
２語目が第２レジスタ（３）に夫々ラッチきれる。第ル
ジスタ（２）にラッテされた内容のうち、処理指示フー
ド（５〉が判定・制御回路（７）により判定され、以下
のポインタアドレスメモリ及びリターンフードメモリの
ダンプ動作を制御する制御信号（８）が出力される。

第ルジスタ（２）にラッチされた内容のうち、ロード〈
ダンプ）アドレス（２５）をアドレスとしてポインタア
ドレスメモリ（９）、及びリターンフードメモリ（２０
）を読み出す、これらの内容はデータレジスタ（１９）
にラッチきれる。このデータレジスタ（１９）の内容を
２語目とするデータパケットが出力キュー（２４）を経
て、ホストインターフェースに向けて出力される。

■　ポインタメモリ（１２）のダンプを示す処理指示コ
ード（５）が例えば［０，０，０，１，０］であるダン
プパケットが到着すると、入力キュ−（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
にそれぞれラッチされる。第ルジスタ（２）にラッチさ
れた内容のうち、処理指示フード（５）が判定・制御回
路（７）により判定され、以下のポインタメモリのダン
プ動作を制御する制御信号（８）が出力される。第ルジ
スタ〈２）にラッチされた内容のうちロード（ダンプ〉
アドレス（２５）をアドレスとしてポインタメモリ（１
２）を読み出す、この内容はデータレジスタ（１９）に
ラッチされる。このデータレジスタ（１９）の内容を２
語目とするデータパケットが出力キュー（２４）を経て
、ホストインターフェースに向けて出力される。

＠　差分メモリ（１１）のダンプを示す処理指示フード
（５）が例えば［０，０，１，０，０］であるダンプパ
ケットが到着すると、入カキニー（１）を経て１！！！
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
に夫々ラッチきれる。第ルジスタ（２〉にラッチされた
内容のうち、処理指示コード（５）が判定・制御回路（
７）により判定され、以下の差分メモリのダンプ動作を
制御する制御信号（８）が出力される。第ルジスタ（２
）にラッチされた内容のうちロード（ダンプ）アドレス
（２５）をアドレスとして差分メモリ（１１）を読み出
す、この内容はデータレジスタ（１９）にラッチされる
。このデータレジスタ（１９）の内容を２語目とするデ
ータパケットが出力キュー（２４）を経て、ホストイン
ターフェースに向けて出力される。

［相］　データメモリのダンプを示す処理指示コード〈
５）が例えば［０、Ｏ、Ｏ、０、１コであるダンプパケ
ットが到着すると、入力キュ−（１）を経て１語目が第
ルジスタ（２〉に、２語目が第２レジスタ（３）に夫々
ラッチされる。第ルジスタ（２）にラッチされた内容の
うち、処理指示コード（５）が判定・制御回路（７）に
より判定され、以下のデータメモリのダンプ動作を制御
する制御信号（８〉が出力きれる。第ルジスタ（２）に
ラッチきれた内容のうちロード（ダンプ）アドレス（２
５）をアドレスとしてデータメモリ（１８）を読み出す
、この内容はデータレジスタ（１９）にラッチされる。

このデータレジスタ（１９）の内容を２語目とするデー
タパケットが出力キュー（２４）を経て、ホストインタ
ーフェースに向けて出力される。

（ト）発明の効果 この発明によれば、データパケットに含まれる集合名に
より、データ集合の要素が格納されているアドレスを自
動的に得ることができる。したがって、特別なアドレス
計算を必要とせずにデータ集合の中の所望の要素を読み
出すことができる。また、複数のデータ集合にまたがる
複数の要素を、一つの集合名を与えるだけで連続的に読
み出すことができる。更に、３つのメモリ、即ちポイン
タアドレスメモリ、ポインタメモリ、及びデータメモリ
への参照動作は、バイブライン的に並行して行えるため
、−回のデータ読み出しに必要な時間は非常に短い０以
上のような特徴のため、本発明は、処理装置における、
記憶装置参照のためのオーバーヘッドを著しく軽減する
ことができる。

【図面の簡単な説明】

第１図は本発明データ記憶装置の全体構成を示すブロッ
ク図、第２図は本発明データ記憶装置を用いたシステム
のブロック図、第３図および第４図は本発明において用
いられるデータパケットの形式を示す構成図、第５図は
本発明の概要を示すブロック図、第６図は本発明の概要
を示す他のブロック図である。 （１）・・・入力キュー、（２）・・・第ルジスタ、（
３）・・・第２レジスタ、（７）・・・判定・制御回路
、（９）・・・ポインタアドレスメモリ、（１１）・・
・差分メモリ、（１２）・・・ポインタメモリ、（１３
）・・・差分レジスタ、（１４）・・・ポインタ更新手
段、（１６）・・・ポインタレジスタ、（１８）・・・
データメモリ、　（１９）・・・データレジスタ、（２
０）・・・リターンコードメモリ、（２１）・・・ヘッ
ダレジスタ、（２４ン・・・出力キュー。

Claims (4)

【特許請求の範囲】
1. （１）単数あるいは複数のデータ集合が格納されている
   データメモリ、前記データ集合の要素が格納されている
   データメモリのアドレス情報を格納するポインタメモリ
   、前記ポインタメモリ内の前記データ集合の要素が格納
   されているアドレス情報が格納されているアドレスを格
   納するポインタアドレスメモリからなり、前記ポインタ
   アドレスメモリを前記データ集合の集合名によって参照
   することにより、前記データメモリ内のデータ要素を読
   み出すことを特徴となすデータ記憶装置。
2. （２）前記ポインタアドレスメモリ、ポインタメモリ、
   及びデータメモリ各々への参照動作が並行して行われる
   ことを特徴となす特許請求の範囲第１項記載のデータ記
   憶装置。
3. （３）複数のデータ集合が格納されているデータメモリ
   、前記データ集合の要素が格納されているデータメモリ
   のアドレス情報を格納するポインタメモリ、前記ポイン
   タメモリ内の前記データ集合の要素が格納されているア
   ドレス情報が格納されているアドレスを格納するポイン
   タアドレスメモリ、該ポインタアドレスメモリ内、ある
   いはこれと並設されて設けられ前記データメモリの参照
   の継続の有無を示す継続識別子とを格納する継続識別子
   メモリ、及び前記継続識別子を用いて集合名を更新する
   ための集合名更新手段からなり、前記ポインタアドレス
   メモリを前記データ集合の集合名によって参照すること
   により、前記データメモリを参照し、さらに前記集合名
   更新手段を用いて前記継続識別子に応じて集合名を更新
   し、更新された集合名により再び前記ポインタアドレス
   メモリを参照する動作を繰り返すことにより、前記デー
   タメモリ内の複数のデータ集合の特定の要素番号のデー
   タ要素を連続的に読み出せることを特徴となすデータ記
   憶装置。
4. （４）前記ポインタアドレスメモリ、ポインタメモリ、
   及びデータメモリ各々への参照動作が並行して行われる
   ことを特徴となす特許請求の範囲第３項記載のデータ記
   憶装置。