JPS63261441A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）　産業上の利用分野 この発明は、計算機システムなどに使用ｒるデータ記憶
装置に関するものであり、特に配列データなどのデータ
集合を効率的に記憶、参照するための記憶装置に関する
ものである。

（ロ）　従来の技術 一般的に、計算機システムは、データ処理装置、データ
記憶装置などから、構成され、データ処理装置がデータ
記憶装置からデータを読み出し、何らかの加工を行って
データ記憶装置にデータを書き込むというサイクルを繰
り返すことにより、処理を進めていく、このデータ記憶
装置参照のためのデータ処理装置におけるオーバーヘッ
ド（処理待ち時間）の問題は種々の計算機システムにお
いて、共通のものである。

例えば、データ駆動形（データフロー形）計算機システ
ムにおいても、データ処理装置とデータ記憶装置を接続
したシステムが提案され、かつ実現されている（この−
例が、昭和５９年４月９日付で発行された日経エレクト
ロニクスの第２０５頁から第２０９頁に開示きれている
）、そしてこのようなシステムのデータ記憶装置におい
て、多量のデータを連続的に読み出す際には、データを
１つ読み出すごとに処理装置から記憶装置にアドレスを
与えなければならなかった。また、配列データのような
データ集合の特定の一要素を参照する際には、所望の要
素が格納されているアドレスを、処理装置が計算して生
成してやらねばならなかった。

これに対し、本件出願人は、データ集合の集合基を与え
ればデータ集合の要素が格納されているアドレスを生成
する記憶装置、一つの集合基を与えるだけで複数のデー
タ集合にまたがる複数の要素を連続的に読み出すことが
できる記憶装置、及び上述の方法で読み出した後に、そ
のデータ集合中で次に読み出されるべきデータ要素のア
ドレスを自動的に設定する記憶装置の開発に成功してい
る。

（ハ　発明が解決しようとする問題点 しかるに上述の如き従来の記憶装置では、データ集合の
要素が格納されているアドレス（ポインタ）は、一つの
集合基に対して一つの格納場所しかもちえないために複
数の利用者が独立に、かつ同じ集合基で一つの記憶装置
を読み出す場合には対応できない、それゆえに、この発
明の主たる目的は、複数の利用者が独立に同一のプログ
ラムを実行させる場合においても、各利用者がそれぞれ
データ集合の集合基を与えれば、各利用者に対する所望
のデータ要素を読み出すことができる記憶装置、及び各
利用者がそれぞれ一つの集合基を与えるだけで、それぞ
れ複数のデータ集合にまたがる特定のデータ要素を連続
的に読み出すことができる記憶装置を提供することであ
る。

（ニ）問題点を解決するための手段 本発明は、第５図あるいは第６図に示す如く、データ集
合の要素が格納されたアドレスであるポインタを格納し
ているポインタメモリ（ｐ　ｍ）を複数のブロック（ｐ
　ｍ　１　）、（ｐ　ｍ　２　）、・・・に分割し、各
利用者が実行するプログラムごとにこのプロ・７りを割
り当てることにより、各利用者が独立にデータ集合の中
の特定の要素を読み出すことができるデータ記憶装置で
ある。

（ホ）　作用 本発明のデータ記憶装置によればメモリの読み出しを行
うためのデータパケットは、所望のデータ集合の集合基
、及び各利用者が実行するプログラムごとに割り当てら
れた第４図の如き環境番号（４）を保持している。メモ
リの読み出しを行うためのデータパケットが到着すると
、ま・ず集合基がポインタアドレスメモリ（ｐａｍ）内
の例えばカウンタにロードされる０次に、この集合基の
カウンタの出力をアドレスとして、ポインタアドレスメ
モリ（ｐａｎ）を読み出す、読み出されたポインタアド
レスにデータパケット内の環境番号（４）が付加された
ものが夫々のレジスタ（ｒｌ）（ｒ２）に分担してラッ
チされる。このレジスタ（ｒ　１　）（ｒ　２）の内容
をアドレスとしてブロック化されたポインタメモリ（ｐ
　ｍ　１　）、（ｐ　ｍ　２　）、・・・を読み出す、
読み出されたポインタはデータメモリ（ｄ　ｍ）のアド
レスレジスタ（ａｒ）にラッチされる。これをアドレス
としてデータメモリ（ｄｍ）を読み出す。

さらに第２の発明によればポインタアドレスメモリに含
まれた継続識別子が継続を指示しておれば、集合名変更
手段（ｆ’ｎｃ）のカウンタをインクリメントして同様
の動作を行う、これを継続識別子がａ！統を指示しなく
なるまで繰り返す。

（へ）実施例 第２図に本発明のデータ記憶装置を用いたシステム例と
してデータフロー計算機システムの概要を示す。同図の
システムは、システム内部でデータの基本単位であるデ
ータパケット（本来のデータの他に制御情報を組合せた
）を転送するリング状転送路であるリングネットワーク
（ＲＮ）に、データパケットの入出力を制御するネット
ワークインターフェイス（Ｎ　Ｉ　）（Ｎ　Ｉ　）（Ｎ
　Ｉ　）を介して、データ記憶装置＜ＤＭ）、データフ
ロー計算装置くＤＦＣ）、ホストインターフェイス（Ｈ
Ｉ　）が結合されて、このホストインターフェイス（Ｈ
Ｉ　）にはきらにホスト計算機（ＨＣ）がつながってい
る。

斯るシステムのデータ記憶装置にはデータフロー計算装
置（ＤＦＣ）が書き込み命令や読み出し命令を含むデー
タ駆動型（データフロー型）のプログラムを実行する際
に使用するデータ（例えば画像データ等の配列データ）
が記憶されており、データフロー計算装置ｔ（Ｄ　Ｆ　
Ｃ）がデータ駆動型のプログラムを実行する過程におい
て、データパケットの制御情報に従って、書き込み命令
や読み出し命令の実行処理をデータ記憶装置が受は持つ
仕組みになっている。

第１図に本発明のデータ記憶装置の構成を示す、同図の
装置に於いては、（１）は入力キュー、（２）は入力パ
ケットの１語目（ヘッダ）を保持するレジスタ、（３）
は入力パケットの２語目（データ）を保持するレジスタ
、（４）は環境番号、（５）は処理指示コード、（６）
は入力パケットが保持していたデータ、（７）は判定・
制御回路、（８）は制御信号、（９）はポインタアドレ
スメモリ、（１０）は環境番号とボイタアドレスを保持
するレジスタ、（１１）は差分メモリ、（１２）はポイ
ンタメモリ、（１３）は差分レジスタ、（１４）はポイ
ンタ更新手段（加算器）、（１５）は差分値、（１６）
はポインタレジスタ、〈１７〉はポインタ値、（１８）
はデータメモリ、　（１９）は出力パケットのデータレ
ジスタ、（２０）はリターンフードメモリ、　（２１）
は出力パケットのへラダレジスタ、（２２）はリターン
フード、（２３）は未変更情報、（２４）は出力キュー
、（２５）はロード（ダンプ）アドレス、（２６）は集
合基、（２７）は集合名変更手段を示している。　　− 次に本発明装置の処理動作をλカパケット毎に詳述する
。尚、入力パケットの構成は第３図、第４図（ａ）の如
き２語構成のデータパケットとなり、その処理は制御情
報（処理指示フード、モジュール番号等）の一つである
処理指示コード（５）によって決定される。

■　第３図のデータパケットであって、ポインタアドレ
スメモリ及びリターンフードメモリのロードを示す処理
指示コード（５）が５ビツトで例えば［Ｓ＋　、　５ｍ
、Ｓｓ　、Ｓｔ　、Ｓｓココ−ｏ、ｘ、ｏ、ｏ。

０］となるロードパケットが入力端に到着すると、入力
キュー（１）を経て１語目がパケットの１語目くベツグ
）を保持するレジスタ（２）（以下第２レジスタと記す
ンに、２ｍ目がパケットの２語目（データ）を保持する
レジスタ（３）（以下第２レジスタと記す）に夫々ラッ
チされる。第ルジスタ（２）にラッチされた内容のうち
、処理指示コード（５）が判定・制御回路（７）により
判定され、以下のポインタアドレスメモリ及びリターン
フードメモリのロード動作を制御する制御信号（８）が
出力される。第ルジスタ（２）にラッチきれた内存のう
ち、ロード（ダンプ）アドレス（２５）をアドレスとし
て入力パケットが保持していたデータ（６）をポインタ
アドレスメモリ（９）およびリターンコードメモリ（２
０）に書き込む、出力パケットはない。

■　差分メモリ（１１）のロードを示す処理指示コ−ド
（５）例えば［０，１，１，Ｏ，Ｏ］であるロードパケ
ットが到着すると、入力キュー〈１）を経て１語目が第
ルジスタ〈２）に、２語目が第２レジスタ（３）に夫々
ラッチされる。この第ルジスタ（２）にラッチされた内
容のうち、処理指示フード（５）が判定・制御回路（７
〉により判定きれ、差分メモリ（１１）のロード動作を
制御する制御信号（８）が出力される。第ルジスタ（２
）にラッチきれた内容のうち、ロード（ダンプ）アドレ
ス（２５）をアドレスとして入力パケットが保持してい
たデータ（６ンを差分メ七り（１１）に書き込む。出カ
バケントはない。

■　ポインタメモリ（１２）のロードを示す処理指示コ
ード（５）が例えば［０，１，０，１，０］であるロー
ドパケットが到着すると、大力キュー（１）を経て１語
目が第ルジスタ（２）に、２ゴ目が第２レジスタ（３）
に夫々ラッチされる。第ルジスタ（２）にラッチされた
内容のうち、処理指示コード〈５）が判定・制御回路（
７）に依って判定され、ポインタメモリ（１２）のロー
ド動作を制御する制御信号（８）が出力される。また第
ルジスタ（２）にラッチされた内容のうち、ロード（ダ
ンプ）アドレス（２５）をアドレスとして入力パケット
が保持していたデータ（６）をポインタメモリ（１２）
に書き込む、出力パケットはない。

■　データメモリ（１８〉のロードを示す処理指示示コ
ード（５）が例えば［０，１，０，０，１］であるロー
ドパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタく３）
に夫々ラッチされる。第ルジスタ（２）にラッチきれた
内容のうち、処理指示コード（５）が判定・制御回路（
７）により判定され、以下のデータメモリのロード動作
を制御する制御信号（８）が出力される。第ルジスタ（
２月二ランチされた内容のうち、ロード（ダンプ）アド
レス（２５）をアドレスとして入力パケットが保持して
いたデータ（６）をデータメモリ（１８）に書き込む。

出力パケットはない。

■　第４図（ａ）の如きデータパケットであって、ポイ
ンタの設定を示す処理指示フード（５）が例えばｒＳｌ
、　Ｓｓ　、　Ｓｓ　、Ｓ４．Ｓｓココ−１，Ｘ、０，
１゜０コとなるオペランドパケットが到着すると、入力
キュー（１）を経て１語目が第ルジスタ（２）に、２語
目が第２レジスタ（３）に夫々ラッチされる。第ルジス
タ〈２）にラッチされた内容のうち、処理指示コード（
５）が判定・制御回路（７）により判定され、以下のポ
インタの設定を制御する制御信号（８）が出力される。

第ルジスタ（２ンにラッチされた内容のうち、集合名が
集合名菓新手段（２７〉にロードされ、これをアドレス
としてポインタアドレスメモリ（９）を読み出す、該ポ
インタアドレスメモリ（９）のこの出力、及びｖｇルジ
スタ〈２）の内容のうち、環境番号（４）が環境番号・
ポインタアドレス保持レジスタ（１０）にラッチされる
。この環境番号・ポインタアドレス保持レジスタ（１０
）の内容をアドレスとして入力パケットが保持していた
データ（６）をポインタメモリ（１２）に書き込む。

一方、集合名菓新手段〈２７）の内容をアドレスとして
リターンフードメモリ（２０）を読み出し、リターンコ
ード（２２）、及び未変更情報（２３）がヘッダレジス
タ（２１）にラッチされる。ヘッダレジスタ〈２１）の
内容を１語目とするアクノリッジパケットが第４図（ｂ
）に示す如き構成で出力キュー（２４）を経て出力され
る。

■　差分の設定を示す処理指示フード（５）が例えば［
ｚ、ｘ、ｔ、ｏ、ｏコであるオペランドパケットが到着
すると、入力キュー（１）を経て１語目が第ルジスタ（
２）に、２語目が第２レジスタ（３）にそれぞれラッチ
される。第ルジスタ（２）にラッチされた内容のうち、
処理指示コード（５）が判定・制御回路（７）により判
定され、以下の差分の設定を制御する制御信号（８）が
出力される。

第ルジスタ〈２）にラッチされた内容のうち、集合名が
集合名菓新手段（２７月こロードきれこれをアドレスと
してポインタアドレスメモリ（９）を読み出す、ポイン
タアドレスメモリ（９）のこの出力、及び第ルジスタ（
２）の内容のうち、環境番号（４）が環境番号・ポイン
タアドレス保持レジスタ（１０）にラッチされる。この
環境番号・ポインタアドレス保持レジスタ（１０）の内
容をアドレスとして入力パケットが保持していたデータ
（６）を差分メモリ（１１）に書き込む。

一方、集合名工新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンコード（
２２）、及び未変更情報（２３）がへラダレジスタ（２
１）にラッチされる。ヘッダレジスタ（２１）の内容を
１語目とするアクノリッジパケットが出力キュー（２４
）を経て出力される。

■　アクノリッジパケットを出力する書き込みを示す処
理指示コード（５）が例えば［１，Ｘ、１゜１．０］で
あるオペランドパケットが到着すると、入力キュー（１
）を経て１語目が第ルジスタ（２）に２語目が第２レジ
スタく３）にそれぞれう・／チされる。第ルジスタ（２
）にラッチされた内容のうち、処理指示コード（５）が
判定・制御回路（７）により判定され、以下のアクノリ
ッジパケットを出力する書き込みを制御する制御信号（
８）が出力される。第ルジスタ（２）にラッチされた内
容のうち、集合基が集合名工新手段（２７）にロードさ
れ、これをアドレスとしてポインタアドレスメモリ（９
）を読み出す、ポインタアドレスメモリ（９）のこの出
力、及び第ルジスタ（２）の内容のうち、環境番号（４
）が環境番号・ポインタアドレス保持レジスタ（１０）
に２ツチされる。この環境番号・ポインタアドレス保持
レジスタ（１ｏ）の内容をアドレスとしてポインタメモ
リ（１２）、及び差分メモリ（１１）を読み出す、差分
メモリ（１１）の出力は差分レジスタ（１３）に、ポイ
ンタメモリ（１２）の出刃はポインタレジスタ（１６）
に夫々ラッチされ、ポインタレジスタ（１６〉の内容（
１７）をアドレスとして入力パケットが保持していたデ
ータ（６）をデータメモリ（１８）に書き込む。差分レ
ジスタ（１３）及びポインタレジスタ＜１６）の内容は
加算器から構成されたポインタ更新手段（１４）によっ
て加算きれ、ポインタメモリ（１２〉の読み出したアド
レスに書き込む、一方、集合名工新手段（２７）をアド
レスとしてリターンコードメモリ（２０）を読みだし、
リターンコード（２２）、及び未変更情報（２３）がヘ
ッダレジスタ（２１）にラッチされる。ヘッダレジスタ
（２１）の内容を１語口とするアクノリッジパケットが
出力キュー（２４）を経て出力される。

■　アクノリッジパケットを出力しない書き込みを示す
処理指示コード（５）が例えば［１、Ｘ　。

１．１．１１であるオペランドパケットが到着すると、
入力キュー（１）を経てｌ＆！目が第ルジスタ（２）に
、２語目が第２レジスタ（３）に夫々ラッチされる。第
ルジスタ（２）にラッチされた内容のうち、処理指示フ
ード（５）が判定・制御回路く７）により判定され、以
下のアクノリッジパケットを出力しない書き込みを制御
する制御信号（８）が出力される。第ルジスタ（２）に
ラッチされた内容のうち、集合基が集合名工新手段（２
７）にｏ　−ドされ、これをアドレスとしてポインタア
ドレスメモリ（９）を読み出す、ポインタアドレスメモ
リ（９）のこの出力、及び第ルジスタ（２〉の内容のう
ち、環境番号（４）が環境番号・ポインタアドレス保持
レジスタ（１０）にラッチされる。そして環境番号・ポ
インタアドレス保持レジスタ（１０〉の内容をアドレス
としてポインタメモリ（１２）、及び差分メモリ（１１
）を読み出す、差分メモリ（１１）の出力は差分レジス
タ（１３）に、ポインタメモリ（１２）の出力はポイン
タレジスタ（１６）に夫々ラッチきれ、ポインタレジス
タ（１６）の内容（１７）をアドレスとして入力パケッ
トが保持していたデータ（６）をデータメモリ（１８）
４こ書き込む、出力パケットはない。

■　読み出しを示す処理指示コード〈５）が例え［１，
Ｘ、０．１．１１であるオペランドパケットが到着する
と、入力キュー（１〉を経て１語目が第ルジスタ（２）
に、２語目が第２レジスタ（３）に夫々ラッチされる。

第ルジスタ（２）にラッグされた内容のうち、処理指示
コード（５〉が判定・制御回路（７）により判定され、
以下の茂み出しを制御する制御信号（８）が出力される
。第ルジスタ（２）にラッチされた内容のうち、集合基
が集合名工新手段〈２７）にロードされ、これをアドレ
スとしてポインタアドレスメモリ（９〉を読み出す、ポ
インタアドレスメモリく９）のこの出力、及び第ルジス
タ（２）の内容のうち環境番号（４）が環境番号・ポイ
ンタアドレス保持レジスタ（１０月ごラッチされる、こ
の環境番号・ポインタアドレス保持レジスタ（１０）の
内容をアドレスとしてポインタメモリ（１２）、及び差
分メモリ（１１）を茂み出す。ポインタメモリ（１２）
の出力はポインタレジスタ（１６〉に、差分メモリ（１
１）の出力は差分レジスタ（１３）に夫々ラッチきれ、
ポインタレジスタ（１６）の内容（１７）をアドレスと
してデータメモリ（１８）を読み出しその内容はデータ
レジスタ（１９）にラッチされる。差分レジスタ（１３
）及びポインタレジスタ（１６）の内容はポインタ更新
手段（１４）によって加算され、ポインタメモリ（１２
）の読み出したアドレスに書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンコード（
２２〉、及び未変更情報（２３）がヘッダレジスタ（２
１）にラッチきれ、ヘッダレジスタ（２１）の内容を１
語目とし、データレジスタ（１９）の内容を２語目とす
るデータパケットが出力キュー（２４）を経て出力され
る。

今、ポインタアドレスメモリ（９）あるいはリターンコ
ードメモリ（２０〉に含まれるか又は独立して設けられ
るデータの１ビツトのフラグからなる継続識別子が例え
ば“１″で継続を指示しておれば、集合名更新手段（２
７〉は内容をインクリメントし、入力キュー（１）の出
力を停止ぎせ、第ルジスタ（２〉にはその内存を保持さ
せる。この更新されｔ；集合名更新手段り２７）の内容
をアドレスとしてポインタアドレスメモリ（９）を読み
出す、ポインタアドレスメモリ（９）のこの出力、及び
第ルジスタ（２）の内容のうち、環境番号（４）が環境
番号・ポインタアドレス保持レジスタ（１０）にラッチ
される。この環境番号・ポインタアドレス保持レジスタ
（１０）の内容をアドレスとしてポインタメモリ（１２
）、及び差分メモリ（１１）を読み出す。ポインタメモ
リ（１２）の出力はポインタレジスタ（１６〉に、差分
メモリ（１１）の出力は差分レジスタ（１３）に夫々ラ
ッチされ、ポインタレジスタ（１６）の内容（１７）を
アドレスとしてデータメモリ（１８）を読み出し、その
内容はデータレジスタ（１９）にラッチされる。差分レ
ジスタ（１３〉及びポインタレジスタ（１６）の内容は
ポインタ更新手段（１４〉によって加算され、ポインタ
メモリ〈１２〉の茂み出したアドレスに書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンフード（
２２）、及び第ルジスタ（２）の内容のうち、リターン
フードを除く情報がヘッダレジスタ（２１）にラッチさ
れる。ヘッダレジスタ（２１）の内容を１語目とし、デ
ータレジスタ（１９）の内容を２語目とするデータパケ
ットが出力キュー（２４）を経て出力される。これを継
続識別子が継続を指示しなくなる（例えば“０”）まで
繰り返す。

■　第３図のデータパケットであって、ポインタアドレ
スメモリ及びリターンコードメモリのダンプを示す処理
指示フード（５）が例えば［Ｓｔ　、　Ｓｔ。

Ｓｓ、　Ｓ４．５ａｄ−［０、０、Ｏ、Ｏ、Ｏコとなる
ダンプパケットが到着すると、大力キュー（１）を経て
１語目が第２レジスタり（２）に、２語目が第２レジス
タ〈３）に夫々ラッチされる。第ルジスタ（２）にラッ
チきれた内容のうち、処理指示フード（５）が判定・制
御回路（７）により判定され、以下のポインタアドレス
メモリ及びリターンコードメモリのダンプ動作を制御す
る制御信号（８）が出力される。

第ルジスタ〈２）にラッチされた内存のうち、ロード（
ダンプ）アドレス（２５）をアドレスとしでポインタア
ドレスメモリ（９）、及びリターンコードメモリ（２０
）を読み出す。これらの内容はデータレジスタ（１９）
にラッチされる。このデータレジスタ（１９）の内容を
２語目とするデータパケットが出力キュー（２４）を経
て、ホストインターフェースに向けて出力される。

■　ポインタメモリ（１２）のダンプを示す処理指示コ
ード〈５）が例えば［０，０，０，１，０］であるダン
プパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
にそれぞれラッチされる。第ルジスタ（２）にラッチさ
れた内容のうち、処理指示コード（５）が判定・制御回
路（７）により判定され、以下のポインタメモリのダン
プ動作を制御する制御侶号（８）が出力される。第ルジ
スタ（２）にラッチされた内容のうちロード（ダンプ）
アドレス（２５）をアドレスとしてポインタメモリ（１
２）を読み出す、この内容はデータレジスタ（１９）に
ラッチされる。このデータレジスタ（１９）の内容を２
語目とするデータパケットが出力キュー（２４）を経て
、ホストインターフ二−スに向けて出力される。

■　差分メモリ（１１）のダンプを示す処理指示コード
（５）が例えば［０、０、１、０、Ｏコであるダンプパ
ケットが到着すると、大力キュー（１）を経て１語目が
第ルシスタ（２）に、２語目が第２レジスタ（３〉に夫
々ラッチされる。第ルジスタ（２）にラッチされた内容
のうち、処理指示コード（５ンが判定・制御回路に７〉
により判定され、以下の差分メモリのダンプ動作を制御
する制御信号（８）が出力される。第ルジスタ（２）に
ラッチされた内容のうちロード（ダンプ）アドレス（２
５）をアドレスとして差分メモリ（１１）を読み出す、
この内容はデータレジスタ（１９）にラッチされる。こ
のデータレジスタ（１９）の内容を２語目とするデータ
パケットが出力キュ、−＜２４）を経て、ホストインタ
ーフェースに向けて出力される。

◎　データメモリのダンプを示す処理指示コード（５）
が例えば［０，０，０，０，１１であるダンプパケット
が到着すると、入力キュー（１）を経て１語目が第ルン
スタ（２）に、２Ｍ目が第２トジスタ（３）に夫々ラッ
チされる。第ルジスタ（２）にラッチされた内容のうち
、処理指示コード（５）が判定・制御回路（７）により
判定きれ、以下のテークメモリのダンプ動作を制御する
制御信号（８）が出力される。第ルジスタ（２）にラッ
チされた内容のうちロード（ダンプ）アドレス（２５）
をアドレスとしてデータメモリ（１８）を読み出す、こ
の内容はデータレジスタ（１９）にラッチされる。この
データレジスタ（１９）の内容を２語目とするデータパ
ケ・／トが出力キュー（２４）を経て、ホストインター
フェースに向けて出力される。

（ト）　　発明の効果 この発明によれば、データパケットに含まれる集合名に
より、データ集合の要素が格納きれているアドレスを生
成した後に、ポインタがその集合内で次にアクセスされ
る要素のアドレスに更新されるため、連続して集合名を
与えればその集合内の各要素を連続してアクセスするこ
とができる。

すなわち、処理装置がポインタを更新する特別の処理を
行う必要ない。さらにこの処理はポインタアドレスメモ
リの参照動作、及びデータメモリの参照動作とともにパ
イプライン的に並行して行える。また、ＷＬ数のデータ
集合にまたがる複数の要素を、連続的に読み出す場合に
おいても、それぞれの集合に対応するポインタは更新さ
れるので、一つの集合名を与えれば、複数の集合にまた
がる特定のデータ要素を読み出すことができ、集合名を
繰り返して与えれば複数のデータ集合の各要素を連続し
て読み出すことができる０以上のような特徴のため、本
発明は以前出願した記憶装置において、データ集合の要
素を集合名を与えて読み出す場合の各要素に対応するア
ドレスの設定のためのオーバーヘッドを軽減することが
できる。

【図面の簡単な説明】

第１図は本発明データ記憶装置の全体構成を示すブロッ
ク図、第２図は本発明データ記憶装置を用いたシステム
のブロック図、第３図および第４図は本発明において」
いられるデータパケットの形式を示す構成図、第５図は
本発明の概要を示すブロック図、第６図は本発明の概要
を示す他のブロック図である。 （１）・・・入力キュー、（２）・・・第ルジスタ、（
３）・・・第２レジスタ、（７）・・・判定・制御回路
、（９ン・・・ポインタアドレスメモリ、（１１）・・
・差分メモリ、（１２）・・・ポインタメモリ、（１３
）・・・差分レジスタ、（１４）・・・ポインタ更新手
段、（１６）・・・ポインタレジスタ、（１Ｂ＞・・・
データメモリ１．　（１９）・・・データレジスタ、　
（２０）・・・リターンコードメモリ、（２１）・・・
ヘッダレジスタ、（２４）・・・出力キュー。 出願人　三ｒｖｔＩ１１株式会社 代理人　弁理士　西野卓嗣（外１名） 第３図 第４図（Ｇ） （ｂ）

Claims (5)

【特許請求の範囲】
1. （１）単数あるいは複数のデータ集合が格納されている
   データメモリ、前記データ集合の要素が格納されている
   アドレス情報をブロック分けして格納するポインタメモ
   リ、前記ポインタメモリ内の、前記データ集合の要素が
   格納されているアドレス情報が格納されているアドレス
   を格納するポインタアドレスメモリからなり、データ集
   合の集合名、及び該データ集合が参照される環境を識別
   する環境番号を含むデータパケットの到着に応じてポイ
   ンタメモリのブロックを選択した上で前記データメモリ
   内のデータ要素を読み出すことを特徴となすデータ記憶
   装置。
2. （２）複数のデータ集合が格納されているデータメモリ
   、前記データ集合の要素が格納されているアドレス情報
   をブロック分けして格納するポインタメモリ、前記ポイ
   ンタメモリ内の、前記データ集合の要素が格納されてい
   るアドレス情報が格納されているアドレスと前記データ
   メモリの参照の継続の有無を示す継続識別子とを格納す
   るポインタアドレスメモリ、及び前記継続識別子を用い
   て集合名を更新するための集合名更新手段からなり、前
   記データパケットの到着に応じて前記データメモリを参
   照し、さらに前記集合名更新手段を用いて前記継続識別
   子に応じて集合名を更新することにより、前記複数のデ
   ータ集合各々の特定の要素データを連続的に読み出すこ
   とを特徴となすデータ記憶装置。
3. （３）前記集合名は前記ポインタアドレスメモリを参照
   し、該参照に応じて出力されたポインタアドレスと前記
   環境番号によって前記ポインタメモリを参照することを
   特徴とする特許請求の範囲第２項記載のデータ記憶装置
   。
4. （４）前記ポインタメモリは複数のブロックに分割され
   、前記環境番号によって前記ブロックのうちの１つを選
   択し、前記ポインタアドレスメモリの出力を該ブロック
   内のアドレスとなすことによって、該ポインタメモリを
   参照することを特徴とする特許請求の範囲第３項記載の
   データ記憶装置。
5. （５）前記ポインタアドレスメモリ、ポインタメモリ、
   及びデータメモリ各々への参照動作が並行して行われる
   ことを特徴となす、特許請求の範囲第３項ないし第４項
   記載のデータ記憶装置。