JPS63262920A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ディジタル信号の位相同期回路であって、位相同期まで
の引き込み（これをフェーズロックとも称する）時間を
短くするために、位相同期が確立するまでは所定範囲よ
り広範囲の引き込みレンジで位相同期を取り、位相同期
確立後は所定範囲の引き込みレンジで°位相同期を取る
ように構成することにより、位相同期までの引き込み時
間が短い位相同期回路を実現することが可能となる。

〔産業上の利用分野〕

本発明は、ディジタル信号の位相同期回路に関する。

例えば、ディジタル伝送の従属同期分野では、所定周波
数（例えば、４００Ｈｚ）の基準信号をもとに、個別の
マスク発振器から作成するクロックをフェーズロックす
る。

通常、このフェーズロックまでの時間は、ディジタル伝
送においては規定された時間以内に行うことが要求され
る。

〔従来の技術〕

第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図、第６図は従来例
における位相同期合わせ処理状況を説明する図をそれぞ
れ示す。

第４図は従来例の位相同期回路の機能ブロックを示し、
その構成は、 所定周波数（例えば、数ＭＨｚ〜数＋Ｍ）ＩＺ）のマス
タクロック信号■を発生するマスク発振器１と、マスク
クロツタ信号■を１／２に分周し９０６位相のずれた２
つのマスク信号■、■を生成する１／２分周部２と、 ２つのマスク信号■、■のうち１つを選択し出力する選
択ｒ＆３と、 選択器３から出力される信号■又は■を位相比較回路７
からの信号とでゲート論理処理するゲート回路４と、 ゲート回路４からの出力信号■を１／Ｎに分周し、その
信号を比較クロック信号■として出力する１／Ｎ分周部
５と、 予め規定されている所定周波数（例えば、４００　Ｈ２
）を有する基準クロック信号■を微分処理する微分回路
６と、 微分回路６から出力する微分信号■と、比較クロック信
号■との位相比較を行う位相比較回路７と、 微分信号■を１７２に分周した信号を選択器３の制御信
号として出力する１／２分周回路８とを具備して構成さ
れている。

１／２分周部２はマスタ発振器ｌからのマスタクロック
信号■を、例えば０相クロツクであるマスク信号■と、
π相クロックであるマスク信号■として選択器３に送出
する。尚、マスタクロック信号■及びマスタ信号■、■
の位相関係は第５図に示す通りである。

選択器３では、この２つのマスタ信号■、■の□　うち
、例えば０相クロツクであるマスク信号■を選択して、
ゲート回″路４を経由して１／Ｎ分周部５に送出すると
、１／Ｎ分周部５では基準クロック信号■と同周波数に
なるようにマスク信号■をＮ分周する。

このＮ分周された信号は比較クロック信号■となり、位
相比較回路７に入力され、基準クロック信号■の切換点
を検出する微分回路６からの信号■と位相比較される。

この位相比較の結果、基準クロック信号■の方が比較ク
ロック信号■に対して位相が遅れている場合は、以下の
ようにして調整する。

即ち、微分回路６からの信号■をもとに、１／２分周回
路８で作成される制御信号により、選択器３の選択・出
力が０相クロツクであるマスク信号■から、π相クロッ
クであるマスク信号■に一定周期で切替わる。

そして、切替った直後のクロックを位相比較回路７の出
力に基づいてゲート回路４でマスク（第６図（Ａ）に示
す状態）することにより、比較クロック信号■の立上が
り又は立下がりを遅らせ基準クロック信号■に近ずける
。

又、逆に基準クロック信号■の方が比較クロック信号■
に対して位相が進んでいる場合は、０相からπ相に切替
わる時点に、位相比較回路７の出力によりゲート回路４
がスルー状態となり、１りロック分つまった状態（第６
図（Ｂ）に示す状態）となる。

即ち、ゲート回路４をスルー状態にして、１／Ｎ分周部
５に人力されるため、比較クロック信号■の位相が６ｉ
Ｉ進する形となり、基準クロック信号■に近ずく。

以上の処理を、基準クロック信号■の位相変化点（立ち
上がり又は立ち下がり点）毎に行い、位相合わせを行っ
ている。

尚、上述の方法で、基準クロック信号■に比較クロック
信号■を近ずけて同期引き込みを行う場合の、比較クロ
ック信号■をずらせる範囲（ロックレンジ）は、マスタ
クロック信号■をＯ相とπ相のマスタ信号■、■を作り
行っているため、第５図に示すようにマスククロツタ信
号■の１相分（ΔＷ　＋　）で制御する必要がある。

〔発明が解決しようとする問題点〕

上述の方法で、基準クロック信号■に対して比較クロッ
ク信号■を同期引き込み（フェーズロック）までの時間
を短くするためには、マスククロツタ信号■の周波数を
低くすることにより達成することが可能である。

しかし、この場合比較クロック信号■をずらせる範囲（
ロックレンジ）が大きいため、正規の同期引き込み範囲
以上に比較クロック信号■がずれることによりシフタが
大きくなり、結果的には同期引き込み時間が大となる。

一方、ジッタを小さくするためには、マスククロツタ信
号■の周波数を高くすることにより達成される。

しかし、この場合は比較クロック信号■をずらせる範囲
（ロックレンジ）が狭くなり、正常に同期引き込みする
までの位相比較回数が多くなるため、結果的には同期引
き込み時間が大となる等の問題点がある。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図は、位相同期回路
の機能ブロック図を示し、その構成は、マスク発振器１
から発生する信号■から位相がずれている少なくとも２
つの分周信号■、■と、同じく位相がずれていて、分周
信号■、■より分周比の大きな少なくとも２つの４分周
信号■、■を生成する周波数分周部２０と、 周波数分周部２０で作成する２分周信号■、■と４分周
信号■、■との選択を位相比較部７０から出力する位相
ずれ幅、及び基準クロック■とを制御信号＠、■にして
切替える選択部３０と、選択部３０から出力される所定
分周信号を、位相比較部７０からの出力に基づき位相調
整する位相調整部４０と、 位相調整部４０で位相調整された選択部３０からの所定
分周信号の周波数を基準クロック信号■に近い周波数に
するために１／Ｎに分周して出力信号及び比較クロック
■とする１／Ｎ分周部５０と、基準クロック信号■と、
比較クロック■との位相比較を行い、その結果に基づき
位相調整部４０での位相調整信号■及び選択部３０の制
御信号０として送出する位相比較部７０とを具備して構
成されている。

〔作用〕

位相同期回路における位相同期が確立するまでは、制御
信号＠、０によりマスク発振器１から発生する信号■を
分周した信号の内、分周信号■。

■を用いて従来同様にして位相合わせを行い、位相同期
確立後はマスク発振器１から発生する信号■を分周した
信号の内、２分周信号■、■を用いて従来同様にして位
相合わせするように構成することにより、位相同期まで
の引き込み時間が短く、しかもジッタが小さい位相同期
回路を実現することが可能となる。

〔実施例〕

以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図゛
は本発明の実施例における動作状況を説明する図をそれ
ぞれ示す。尚、全図を通じて同一符号は同一対象物を示
す。

第２図に示す本実施例は、第１図で説明した周波数分周
部２０として２つの１／２分周部２１　、２２からなる
マスク周波数分周部２００、 選択部３０として３つの選択器３１〜３３からなる選択
部３００、 位相調整部４０としてＡＮＤ４００．１／Ｎ分周部５０
として１６進カウンタ５００、 位相比較部７０として２つの信号■、■の位相比較を行
う位相比較回路７１と、位相比較結果をクロックとしウ
ィンド回路９の出力をデータとするフリップフロップ（
以下Ｆ、Ｆと称する）７２とを有する位相比較部７００
で構成させている。

尚、ｌ／２分周部２１は、マスタ発振器ｌから発１　生
する所定周波数を有するマスタクロック信号■を１／２
に分周して９０″位相がずれている２つのマスク信号■
、■を生成し１．１／２分周部２１と並列に接続される
１／４分周部２２は、マスタクロック信号■を４分周し
、その出力を９０″位相をずらせた２つのクロック信号
■、■を生成する。

尚、１／２分周部２１は、例えば１つのＦ、Ｆ、　２つ
のＮＯＲからなり、１／４分周部２２は２つのＦ、Ｆ、
　２つのＮＯＲ等の論理回路から構成される。

又、選択部３００は、ｌ／２分周部２１から出力する９
０″位相がずれた２つのマスク信号■（０相）。

■（π相）と、１／４分周部２２から出力する９０６位
相がずれた２つのマスク信号■（０相）、■（π相）と
を、制御信号＠及び０に基づき位相合わせ前と後とでそ
の選択を切替える。

この選択部３００の選択は、選択器３１〜３３とで行い
、選択器３１は２つの０相信号であるマスク信号■とマ
スタ信号■の内１つを選択し、選択器３２は２つのπ相
信号であるマスク信号■とマスタ信号■の内１つを選択
し、選択器３３は選択器３１と選択器３２の出力とを基
準クロック■の位相変化（例えば、立ち上がり点）毎に
交互に切り替える。

尚、選択部３００内符号３４はインバータを示す。

又、選択器３１〜３３，１００　（後述する）は、入力
するそれぞれ２つの信号の論理積を取る２つのＡＮＤと
、２つの八ＮＤの出力を論理和する１つのＯＲ等の論理
回路で構成されるものとする。

又、１６進カウンタ５００は、ゲート回路４の出力信号
■をもとに１６分周又は８分周して出力し、選択器１０
０はこの１６分周クロック［相］と、８分周クロック■
とを位相同期が引き込まれる前と後とで切り替えるもの
である。

まず、図示してない回路から発生するパワーオンリセッ
ト信号ＸＲ５丁によりＦ、Ｆ７２の出力が“ハイ（１）
”となり、これによりＯ相信号、π相信号は１／４分周
部２２から出力するマスク信号■、■が選択器３１．３
２にて選択され、比較クロック信号■は同じ＜１６進カ
ウンタ５００の８分周クロック■が選択器ｌＯＯにより
選択される。

この状態で、基準クロック■に対する比較クロック信号
■の位相同期引き込みを行う。尚、この動作状況を第３
図に示す。

又、図中の符号ΔＷ２は、同期引き込み範囲（フェーズ
ロックの判定範囲）を示し、これはＡＮＤ４００からの
出力パルス■の２パルス分の範囲内となる。

この位相同期引き込み処理で、基準クロック■と比較ク
ロック信号■の位相が、ウィンド回路９のＡＮＤ９１．
０Ｒ９２及びＮ０Ｒ９３で発生する判定信号範囲内に入
ると、１／４分周部２２からの出力は“ロウ（０）　　
”に変化する。

１／４分周部２２からの出力が“ロウ（０）　　”に変
化した時点で、Ｏ相信号、π相信号は１／２分周部２１
から出力するマスタ信号■、■の選択に切り替えられ、
この状態でフェーズロックされる。

即ち、フェーズロック前では４分周のＯ相信号。

π相信号を用いて位相合わせを行い、フェーズロック前
は２分周のＯ相信号、π相信号を用いて位相合わせを行
う。

フェーズロック状態の判定は、比較クロック信号■の立
ち上がり前後のＡＮＤ４００からの出力信号■の２クロ
ック分の範囲内で行い、その範囲内に比較クロック信号
■が入った場合は、フェーズロックされたと判定する。

上述の方式によれば、位相非同期の状態から位相同期へ
の確立が第４図で説明した方式に比べて２倍の速さで行
うことが可能となる。又、フェーズロック後はジッタ量
の少ないロックレンジに切り替えて処理される。

〔発明の効果〕 以上のような本発明によれば、所定周波数のマスタクロ
ックを用いて、フェーズロック後のジッタ量を増加させ
ることなく、位相同期確立までの時間をより短くするこ
とが出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における動作状況を説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
におけるタイムチャートを説明する図、 第６図は従来例における位相同期合わせ処理状況を説明
する図、 をそれぞれ示す。 図において、 １はマスク発振器、　　　２，２１は１／２分周部、３
．３１〜３３．１００は選択器、　４はゲート回路、５
．５０は１／Ｎ分周部、　　６は微分回路、７．７１は
位相比較回路、　　　８は１／２分周回路、９はウィン
ド回路、　　　２０は周波数分周部、２２はｌ／４分周
部、　　　３０．３００は選択部、３４はインバータ　
　　　　４０は位相調整部、７０．７００は位相比較部
、　　７２はＦ、Ｆ、９１　、４００は＾ＮＤ　、　　
　　　　　９２は０Ｒ１９３はＮＯＲ。 ２００はマスク周波数分周部、 ５００は１６進カウンタ、 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図

Claims (1)

1. 【特許請求の範囲】 所定発振器（１）から発生する信号（［１］）から第１
   の分周信号と、該第１の分周信号より大きな分周比で第
   ２の分周信号を生成する周波数分周部（２０）と、 前記周波数分周手段（２０）で作成する前記第１の分周
   信号と前記第２の分周信号の選択を、位相比較部（７０
   ）から出力する位相ずれ幅を制御信号として切替える選
   択部（３０）と、 前記選択部（３０）から出力される所定分周信号を位相
   比較部（７０）からの出力に基づき位相調整する位相調
   整部（４０）と、 前記位相調整部（４０）で位相調整された前記選択部（
   ３０）からの所定分周信号の周波数を、所定基準クロッ
   ク信号（［６］）に近い周波数にするために１／Ｎに分
   周して出力信号及び比較クロック（［５］）とする１／
   Ｎ分周部（５０）と、 前記基準クロック信号（［６］）と、前記比較クロック
   （［５］）との位相比較を行い、その差分信号を前記位
   相調整部（４０）での位相調整用及び前記選択部（３０
   ）の制御信号として送出する位相比較部（７０）とを設
   け、 前記基準クロック信号（［６］）と前記比較クロック（
   ［５］）とを前記位相比較部（７０）で位相比較を行っ
   た時の位相ずれが、所定範囲以上ある場合は、前記選択
   部（３０）が選択した前記第２の分周信号にて前記基準
   クロック信号（［６］）との位相合わせを行い、そのず
   れが所定範囲以内になると前記選択部（３０）が選択し
   た前記第１の分周信号にて前記基準クロック信号（［６
   ］）との位相合わせを行うことを特徴とする位相同期回
   路。