JPS6326546B2 - - Google Patents
Info
- Publication number
- JPS6326546B2 JPS6326546B2 JP55116661A JP11666180A JPS6326546B2 JP S6326546 B2 JPS6326546 B2 JP S6326546B2 JP 55116661 A JP55116661 A JP 55116661A JP 11666180 A JP11666180 A JP 11666180A JP S6326546 B2 JPS6326546 B2 JP S6326546B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- plating
- semiconductor element
- paste
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07331—Connecting techniques
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07331—Connecting techniques
- H10W72/07337—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Die Bonding (AREA)
Description
【発明の詳細な説明】
本発明は半導体パツケージ、すなわち半導体容
器の、特に半導体素子をセラミツク基板に搭載す
る接合部分の形成方法の改良に関するものであ
る。
器の、特に半導体素子をセラミツク基板に搭載す
る接合部分の形成方法の改良に関するものであ
る。
近年、サーデツプと称する低融点ガラス封止方
式の半導体容器が知られている。この容器の半導
体素子の搭載部にはガラス粉末を含有した金
（Au）ペーストを７〜15μｍの膜厚に形成してい
る。このように形成したAuペースト層と半導体
素子基板のSiとをダイボンドしてAu−Si共晶合
金となして半導体容器に半導体素子を接合する
が、Auペースト中に含有させたガラス粉末の影
響でAuとSiとの濡れが悪く、十分良好な共晶合
金を得ることができなかつた。
式の半導体容器が知られている。この容器の半導
体素子の搭載部にはガラス粉末を含有した金
（Au）ペーストを７〜15μｍの膜厚に形成してい
る。このように形成したAuペースト層と半導体
素子基板のSiとをダイボンドしてAu−Si共晶合
金となして半導体容器に半導体素子を接合する
が、Auペースト中に含有させたガラス粉末の影
響でAuとSiとの濡れが悪く、十分良好な共晶合
金を得ることができなかつた。
さらにAuは高価であるため、Au厚を減らす必
要もある。したがつて半導体素子搭載部にAu以
外の金属層を形成することも考えられるがSiと共
晶する金属という点から考えるとAuが最適であ
る。
要もある。したがつて半導体素子搭載部にAu以
外の金属層を形成することも考えられるがSiと共
晶する金属という点から考えるとAuが最適であ
る。
本発明の目的はAuの量を少なくし、しかも半
導体素子との共晶合金を容易に得られ、しかも接
合強度の大きい半導体容器を提供することにあ
り、その要旨は、半導体容器を構成するセラミツ
クの素子を搭載する部分にあらかじめガラス粉末
含有の金属ペースト層を形成して焼成し、その後
前記焼成金属ペースト層上に金メツキを施すこと
により素子接合部を形成するようにしたことを特
徴とするもので、このようにして作成した半導体
容器の半導体素子搭載部表面は純金属が露出して
おり、半導体素子基板を構成するSi、Ge、Ga、
Sb、In等と容易に良好な共晶合金（Au−Si、Au
−Ge、Au−Ga、Au−Sb、Au−In）を形成する
ことが可能となる。
導体素子との共晶合金を容易に得られ、しかも接
合強度の大きい半導体容器を提供することにあ
り、その要旨は、半導体容器を構成するセラミツ
クの素子を搭載する部分にあらかじめガラス粉末
含有の金属ペースト層を形成して焼成し、その後
前記焼成金属ペースト層上に金メツキを施すこと
により素子接合部を形成するようにしたことを特
徴とするもので、このようにして作成した半導体
容器の半導体素子搭載部表面は純金属が露出して
おり、半導体素子基板を構成するSi、Ge、Ga、
Sb、In等と容易に良好な共晶合金（Au−Si、Au
−Ge、Au−Ga、Au−Sb、Au−In）を形成する
ことが可能となる。
以下本発明の半導体容器の素子接合部の形成法
について第１図および第２図を参照して説明す
る。
について第１図および第２図を参照して説明す
る。
第１図はNiペーストを用いた例で、１は半導
体容器を構成するセラミツク基板、２は低価格金
属であるNi粉末をバインダとしてのガラス粉末
と混合して塗布焼成した金属ペースト層、８は
Auメツキ層をそれぞれ示す。
体容器を構成するセラミツク基板、２は低価格金
属であるNi粉末をバインダとしてのガラス粉末
と混合して塗布焼成した金属ペースト層、８は
Auメツキ層をそれぞれ示す。
第２図は第１図１０の拡大図で、第１図と同等
部には同一符号を付して説明する。第２図に示す
ようにN1ペースト層２はNi４とガラス粉末５と
の混合体からなつており、セラミツク基板１に
Niペースト層２を塗布して後、約800℃近傍の温
度で焼成し、セラミツク基板１とNiペースト層
２との密着強度を向上させる。この焼成は酸化ま
たは中性雰囲気中で行うことが大切で、還元性雰
囲気中で焼成を行うとセラミツク基板との接合強
度が得られない。これはガラスを形成する金属酸
化物が還元されて単体金属になりセラミツクとの
接合が弱くなるためと考えられる。
部には同一符号を付して説明する。第２図に示す
ようにN1ペースト層２はNi４とガラス粉末５と
の混合体からなつており、セラミツク基板１に
Niペースト層２を塗布して後、約800℃近傍の温
度で焼成し、セラミツク基板１とNiペースト層
２との密着強度を向上させる。この焼成は酸化ま
たは中性雰囲気中で行うことが大切で、還元性雰
囲気中で焼成を行うとセラミツク基板との接合強
度が得られない。これはガラスを形成する金属酸
化物が還元されて単体金属になりセラミツクとの
接合が弱くなるためと考えられる。
引続きAuメツキ層３を形成するのであるが、
上記のようなNiペーストの焼成時にはペースト
中のNiが酸化するため、そのままの状態ではAu
メツキの付着が阻害される傾向がある。このため
金属ペースト層を焼成後、すなわちAuメツキ前
に必ず表面の酸化膜を除去し、直ちにAuメツキ
を施すことが必要である。このAuメツキ層の厚
さは1.5〜3μｍ施す。
上記のようなNiペーストの焼成時にはペースト
中のNiが酸化するため、そのままの状態ではAu
メツキの付着が阻害される傾向がある。このため
金属ペースト層を焼成後、すなわちAuメツキ前
に必ず表面の酸化膜を除去し、直ちにAuメツキ
を施すことが必要である。このAuメツキ層の厚
さは1.5〜3μｍ施す。
上記説明はセラミツク基板の半導体素子搭載部
にNiペースト層を形成し、さらにその上にAuメ
ツキを施す例について述べたが、この他にガラス
粉末を混入したCuペーストを用い、該ペースト
を塗布して後、酸化性雰囲気中で焼成し、その後
酸化膜膜除去処理を行い、その後Niメツキ、さ
らにAuメツキなる２層のメツキ層を施して半導
体素子の接合部を形成する方法も可能である。こ
の場合のNiメツキをAuメツキの下地層として形
成するのは、最下地のCuペースト中のCuが第３
図に示すように半導体素子６を半導体容器２０に
ダイボンドする時の加熱温度によつてAu層の上
ににじみ出し、これが半導体素子基板であるSi中
に侵透して、半導体装置の特性に悪影響を及ぼす
ため、Niメツキ層でCuの上層を阻止するように
配慮したものである。
にNiペースト層を形成し、さらにその上にAuメ
ツキを施す例について述べたが、この他にガラス
粉末を混入したCuペーストを用い、該ペースト
を塗布して後、酸化性雰囲気中で焼成し、その後
酸化膜膜除去処理を行い、その後Niメツキ、さ
らにAuメツキなる２層のメツキ層を施して半導
体素子の接合部を形成する方法も可能である。こ
の場合のNiメツキをAuメツキの下地層として形
成するのは、最下地のCuペースト中のCuが第３
図に示すように半導体素子６を半導体容器２０に
ダイボンドする時の加熱温度によつてAu層の上
ににじみ出し、これが半導体素子基板であるSi中
に侵透して、半導体装置の特性に悪影響を及ぼす
ため、Niメツキ層でCuの上層を阻止するように
配慮したものである。
なお、この場合Niメツキ層およびAuメツキ層
はそれぞれ1.5〜3μｍ程度施す必要がある。
はそれぞれ1.5〜3μｍ程度施す必要がある。
なお、第３図において７は半導体素子６の出力
端子（図示しない）を取り出すリードフレーム８
とセラミツク基板１との接続用ガラスを示す。
端子（図示しない）を取り出すリードフレーム８
とセラミツク基板１との接続用ガラスを示す。
以上説明したように本発明によれば半導体容器
の素子搭載を低価格の金属ペースト上にAuメツ
キを施した層で形成することによつて、半導体素
子と半導体容器のセラミツク基板との接着強度を
向上でき、しかも接合の信頼度ならびにAuの使
用量が少ないため廉価な半導体容器を提供するこ
とができる。
の素子搭載を低価格の金属ペースト上にAuメツ
キを施した層で形成することによつて、半導体素
子と半導体容器のセラミツク基板との接着強度を
向上でき、しかも接合の信頼度ならびにAuの使
用量が少ないため廉価な半導体容器を提供するこ
とができる。
第１図は半導体容器の半導体素子搭載部のろう
材の構成を説明する図、第２図は第１図の１０を
拡大した図、第３図は半導体素子を粗込んだ半導
体容器の断面概要図である。 １：セラミツク基板、２：Niペースト層、
３：Auメツキ層、４：Ni、５：ガラス粉末、
６：半導体素子、７：ガラス、８：リードフレー
ム、２０：半導体容器。
材の構成を説明する図、第２図は第１図の１０を
拡大した図、第３図は半導体素子を粗込んだ半導
体容器の断面概要図である。 １：セラミツク基板、２：Niペースト層、
３：Auメツキ層、４：Ni、５：ガラス粉末、
６：半導体素子、７：ガラス、８：リードフレー
ム、２０：半導体容器。
Claims (1)
- １ 半導体容器を構成するセラミツク基板の素子
を搭載する部分にあらかじめガラス粉末含有の金
属ペースト層を形成して焼成し、その後前記焼成
金属ペースト層上の酸化膜を除去し金メツキを施
すことにより素子接合部を形成するようにしたこ
とを特徴とする半導体容器の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55116661A JPS5740961A (en) | 1980-08-25 | 1980-08-25 | Manufacture for semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55116661A JPS5740961A (en) | 1980-08-25 | 1980-08-25 | Manufacture for semiconductor package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5740961A JPS5740961A (en) | 1982-03-06 |
| JPS6326546B2 true JPS6326546B2 (ja) | 1988-05-30 |
Family
ID=14692757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55116661A Granted JPS5740961A (en) | 1980-08-25 | 1980-08-25 | Manufacture for semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5740961A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51106635A (ja) * | 1975-03-17 | 1976-09-21 | Fujitsu Ltd | Metaraizuyopeesutososeibutsu |
-
1980
- 1980-08-25 JP JP55116661A patent/JPS5740961A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5740961A (en) | 1982-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0253691B1 (en) | Silicon die bonding process | |
| JPH04326534A (ja) | 半導体装置のチップボンディング方法 | |
| JPH0365897B2 (ja) | ||
| JPS59155950A (ja) | 半導体装置用セラミックパッケージ | |
| US4558346A (en) | Highly reliable hermetically sealed package for a semiconductor device | |
| JPS6326546B2 (ja) | ||
| JP2000068396A (ja) | ハーメチックシール用カバー | |
| JPH0228351A (ja) | 半導体装置 | |
| JPS5815252A (ja) | バンプ構造 | |
| JP2966079B2 (ja) | リードフレーム、これを用いた半導体装置および半導体装置の実装方法 | |
| JPH03108361A (ja) | 半導体集積回路装置 | |
| JP2809799B2 (ja) | 半導体装置 | |
| JPS615532A (ja) | 半導体装置 | |
| JP2848373B2 (ja) | 半導体装置 | |
| JPH06291239A (ja) | 半導体装置の製造方法 | |
| JPS5821424B2 (ja) | 半導体材料支持用基板の製造方法 | |
| JPS5928049B2 (ja) | 半導体装置のリ−ド接続方法 | |
| JPS6034258B2 (ja) | 半導体装置 | |
| JPH0380349B2 (ja) | ||
| JP2001015666A (ja) | 半導体装置及びその製造方法 | |
| JPS61156842A (ja) | 半導体装置の製造方法 | |
| JPS6139560A (ja) | リ−ド取付け方法 | |
| JPH0234945A (ja) | ロウ付け方法 | |
| JPH0647577A (ja) | 半田材料及び接合方法 | |
| JPS6079732A (ja) | 半導体装置 |