JPS6326565B2 - - Google Patents
Info
- Publication number
- JPS6326565B2 JPS6326565B2 JP55125470A JP12547080A JPS6326565B2 JP S6326565 B2 JPS6326565 B2 JP S6326565B2 JP 55125470 A JP55125470 A JP 55125470A JP 12547080 A JP12547080 A JP 12547080A JP S6326565 B2 JPS6326565 B2 JP S6326565B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency division
- transistor
- inverters
- clock pulse
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は分周回路特に高速かつ２つの分周比を
もつ分周回路に関する。
もつ分周回路に関する。
従来からプログラムデータに従つて任意の分周
比を得ることの出来るプログラマブルカウンタが
PLL（位相同期回路）方式周波数シンセサイザー
等の高速動作を要求される用途に使用されてい
る。100MHz前後のFMバンドで動作可能なプロ
グラマブルカウンタはECL（Emitter Coupled−
Logic）のような高速な論理素子をプリスケーラ
として使用して周波数を一旦逓降した後LSI化さ
れたMISFETによるプログラマブルカウンタに
入力するようにして構成する方法が一般的であ
る。
比を得ることの出来るプログラマブルカウンタが
PLL（位相同期回路）方式周波数シンセサイザー
等の高速動作を要求される用途に使用されてい
る。100MHz前後のFMバンドで動作可能なプロ
グラマブルカウンタはECL（Emitter Coupled−
Logic）のような高速な論理素子をプリスケーラ
として使用して周波数を一旦逓降した後LSI化さ
れたMISFETによるプログラマブルカウンタに
入力するようにして構成する方法が一般的であ
る。
第１図はプリスケーラ方式の一方法であり、パ
ルススワロー方式として知られている。プリスケ
ーラの分周比Ｐが固定の場合それに縦続されるプ
ログラマブルカウンタの分周比を１だけ変化させ
ると全体の分周比はＰだけ変化する為連続した分
周比を得ることが出来ないがパルススワロー方式
によれば連続した分周比を得ることが可能であ
る。第１図に於いてプリスケーラ１は制御入力２
０により分周比をＰとＰ＋１に切り換えることが
可能であり、その制御入力２０にはスワローカウ
ンタ３の出力が帰還される。このような２つの分
周比をもつプリスケーラは２モデユラスプリスケ
ーラとして知られている。今、プログラマブルカ
ウンタ２にはＡが、スワローカウンタ３にはＳが
プログラムされているとするとプリスケーラ１は
スワローカウンタ３がＳ回カウントされる間Ｐ＋
１の分周比で動作しその後プログラマブルカウン
タ２が（Ａ−Ｓ）回カウントされる間Ｐの分周比
で動作する。プログラマブルカウンタ２がカウン
トし終るとスワローカウンタ３に再びＳをプリセ
ツトするとともにプリスケーラ１をＰ＋１の分周
比に切り換えるので再び前述の動作が繰り返され
る。従つてプログラマブルカウンタＡの出力から
入力クロツクパルスφをみた分周比ＮはＮ＝（Ｐ
＋１）Ｓ＋Ｐ（Ａ−Ｓ）＝PA＋Ｓとなりスワロー
カウンタ３のプログラム値Ｓを０〜（Ａ−１）迄
可変にすれば分周比Ｎは連続した値を得ることが
可能である。パルススワロー方式で使用されるプ
リスケーラ１は単に２つの分周比モードをもつだ
けでなくもう１つの必要条件がある。すなわち制
御入力を読み込むタイミングはプリスケーラ自身
の出力と特別な位相関係が必要である。なぜなら
プリスケーラの分周比はスワローカウンタ３の出
力レベルによりＰ、Ｐ＋１の一方の分周比が選ば
れるがプリスケーラ１が読み込み状態のときにス
ワローカウンタ３の出力が変化するのを避けなけ
なければいけない。従つてスワローカウンタ３が
プリスケーラ１の出力の立ち上がりで変化するの
であればプリスケーラ１はその直前のビツトタイ
ムを読み込みビツトタイムとするのが最適であり
これが２モデユラスプリスケーラの他の必要条件
である。
ルススワロー方式として知られている。プリスケ
ーラの分周比Ｐが固定の場合それに縦続されるプ
ログラマブルカウンタの分周比を１だけ変化させ
ると全体の分周比はＰだけ変化する為連続した分
周比を得ることが出来ないがパルススワロー方式
によれば連続した分周比を得ることが可能であ
る。第１図に於いてプリスケーラ１は制御入力２
０により分周比をＰとＰ＋１に切り換えることが
可能であり、その制御入力２０にはスワローカウ
ンタ３の出力が帰還される。このような２つの分
周比をもつプリスケーラは２モデユラスプリスケ
ーラとして知られている。今、プログラマブルカ
ウンタ２にはＡが、スワローカウンタ３にはＳが
プログラムされているとするとプリスケーラ１は
スワローカウンタ３がＳ回カウントされる間Ｐ＋
１の分周比で動作しその後プログラマブルカウン
タ２が（Ａ−Ｓ）回カウントされる間Ｐの分周比
で動作する。プログラマブルカウンタ２がカウン
トし終るとスワローカウンタ３に再びＳをプリセ
ツトするとともにプリスケーラ１をＰ＋１の分周
比に切り換えるので再び前述の動作が繰り返され
る。従つてプログラマブルカウンタＡの出力から
入力クロツクパルスφをみた分周比ＮはＮ＝（Ｐ
＋１）Ｓ＋Ｐ（Ａ−Ｓ）＝PA＋Ｓとなりスワロー
カウンタ３のプログラム値Ｓを０〜（Ａ−１）迄
可変にすれば分周比Ｎは連続した値を得ることが
可能である。パルススワロー方式で使用されるプ
リスケーラ１は単に２つの分周比モードをもつだ
けでなくもう１つの必要条件がある。すなわち制
御入力を読み込むタイミングはプリスケーラ自身
の出力と特別な位相関係が必要である。なぜなら
プリスケーラの分周比はスワローカウンタ３の出
力レベルによりＰ、Ｐ＋１の一方の分周比が選ば
れるがプリスケーラ１が読み込み状態のときにス
ワローカウンタ３の出力が変化するのを避けなけ
なければいけない。従つてスワローカウンタ３が
プリスケーラ１の出力の立ち上がりで変化するの
であればプリスケーラ１はその直前のビツトタイ
ムを読み込みビツトタイムとするのが最適であり
これが２モデユラスプリスケーラの他の必要条件
である。
近年MIS FETでもシヨートチヤンネル化によ
り高速となつており、PLLをプリスケーラも含
めてLSI化される傾向にある。２モデユラスプリ
スケーラとしては従来第２図で示すようにECL
で構成されているフリツプフロツプ回路を用いる
ものがあるがMIS LSI化する場合に於いて次の
様な不利点がある。すなわち、多入力ゲートは伝
達遅延時間が大きくなり最高動作周波数の点で非
常に不利である。またＤ型フリツプフロツプは互
いに逆相の２つのクロツクパルスが必要であり、
これをシフトレジスタとして使用するのは最高動
作周波数の点で不利である。
り高速となつており、PLLをプリスケーラも含
めてLSI化される傾向にある。２モデユラスプリ
スケーラとしては従来第２図で示すようにECL
で構成されているフリツプフロツプ回路を用いる
ものがあるがMIS LSI化する場合に於いて次の
様な不利点がある。すなわち、多入力ゲートは伝
達遅延時間が大きくなり最高動作周波数の点で非
常に不利である。またＤ型フリツプフロツプは互
いに逆相の２つのクロツクパルスが必要であり、
これをシフトレジスタとして使用するのは最高動
作周波数の点で不利である。
本発明は上記の問題点を解決すべくなされたも
のでMIS LSIに適した高速の２モデユラスプリ
スケーラを提供することにある。
のでMIS LSIに適した高速の２モデユラスプリ
スケーラを提供することにある。
本発明は、縦続接続されたＮ個のインバータの
各々に対して単一のクロツクパルスによつて導通
および非導通されるスイツチング手段を電源との
間に直列に接続し、前記クロツクパルスを印加す
ることによつてＮ分周動作を行なうカウンタにお
いて、一部の連続する２個のインバータの各出力
を前記クロツクパルスとは非同期に互いに逆論理
レベルに確定するトランジスタ回路と、前記連続
する２個のインバータのうち後段のインバータの
出力をうける次段のインバータの出力端に一端が
接続され、他端が電源の一方に接続されたトラン
ジスタ直列回路とを有し、前記トランジスタ直列
回路は前記連続する２個のインバータのうち前段
のインバータに印加される入力信号をゲートにう
ける第１のトランジスタと、前記クロツクパルス
をゲートにうける第２のトランジスタと、第３の
トランジスタとを含み、この第３のトランジスタ
を前記トランジスタ回路を活性化する信号によつ
て導通せしめてＮ−１分周動作を可能としたこと
を特徴とするものである。
各々に対して単一のクロツクパルスによつて導通
および非導通されるスイツチング手段を電源との
間に直列に接続し、前記クロツクパルスを印加す
ることによつてＮ分周動作を行なうカウンタにお
いて、一部の連続する２個のインバータの各出力
を前記クロツクパルスとは非同期に互いに逆論理
レベルに確定するトランジスタ回路と、前記連続
する２個のインバータのうち後段のインバータの
出力をうける次段のインバータの出力端に一端が
接続され、他端が電源の一方に接続されたトラン
ジスタ直列回路とを有し、前記トランジスタ直列
回路は前記連続する２個のインバータのうち前段
のインバータに印加される入力信号をゲートにう
ける第１のトランジスタと、前記クロツクパルス
をゲートにうける第２のトランジスタと、第３の
トランジスタとを含み、この第３のトランジスタ
を前記トランジスタ回路を活性化する信号によつ
て導通せしめてＮ−１分周動作を可能としたこと
を特徴とするものである。
以下本発明について詳細に説明する。
第３図に本発明の第１の実施例、第４図にその
動作を説明する為のタイムチヤートを示す。図
中、φは入力クロツクパルス２０は制御入力、１
１〜１９，２１はCMOS（相補型MOS）の反転回
路を示す。第３図は1/8、1/9の２モデユラスプリ
スケーラでありその構成は２つの直列に接続され
たPch型MOS FETと２つの直列接続されたnch
型MOS FETより成る相補型MOSFETを基本と
している。そしてPch型MOSFETとnch型MOS
−FETのそれぞれ一方のゲート電極にクロツク
パルスが印加され、それぞれ他の一方のゲート電
極には前段の出力が印加される。前述の様なイン
バータをｎ（奇数）段縦続接続して１／ｎの分周
回路が得られることがすでに知られており、第３
図に示す第１の実施例ではインバータ９段を一巡
に縦続させて得ることのできる1/9分図回路を基
にしている。制御信号による分周比の切り換えは
インバータ１６，１７をクロツクパルスφと無関
係に動作するようにして1/8の分周を得る。
動作を説明する為のタイムチヤートを示す。図
中、φは入力クロツクパルス２０は制御入力、１
１〜１９，２１はCMOS（相補型MOS）の反転回
路を示す。第３図は1/8、1/9の２モデユラスプリ
スケーラでありその構成は２つの直列に接続され
たPch型MOS FETと２つの直列接続されたnch
型MOS FETより成る相補型MOSFETを基本と
している。そしてPch型MOSFETとnch型MOS
−FETのそれぞれ一方のゲート電極にクロツク
パルスが印加され、それぞれ他の一方のゲート電
極には前段の出力が印加される。前述の様なイン
バータをｎ（奇数）段縦続接続して１／ｎの分周
回路が得られることがすでに知られており、第３
図に示す第１の実施例ではインバータ９段を一巡
に縦続させて得ることのできる1/9分図回路を基
にしている。制御信号による分周比の切り換えは
インバータ１６，１７をクロツクパルスφと無関
係に動作するようにして1/8の分周を得る。
第４図は1/9の分周動作と1/8の分周動作のとき
のインバータ１１〜１９のタイムチヤートであ
り、制御入力２０が“Ｈ”状態のとき1/8分周動
作が行なわれ、“Ｌ”状態のとき1/9分周が行なわ
れる。今、インバータ１１〜１９の状態を第４図
に示す様に１〜34と定義して時間的な経過に従つ
て順次説明をする。まず１の状態ではクロツクパ
ルスφの立ち下がりでインバータ１９の出力は
“Ｈ”レベルとなり、その信号は２の状態ではイ
ンバータ１１にシフトされ、３の状態ではさらに
３にシフトされ、このように入力パルスφの変化
により順次シフトされていく。制御入力２０が
“Ｌ”レベルであれば第３図のNch型MOS−FET
N1〜N4及びPch型MOSFET P1は何の意味もな
く前述の様な状態シフトが順次行なわれ状19では
再び１の状態と同一となり、1/9分周が行なわれ
たことになる。制御入力２０が“Ｈ”レベルであ
れば第３図のNch型MOSFET N1〜N4及びPch
型MOSFET P1はいずれも導通状態となる為に
第４図の状態33でインバータ１５が“Ｈ”レベル
となるとインバータ１６と１７は入力クロツクパ
ルスφと非同期にそれぞれ“Ｌ”レベル、“Ｈ”
レベルに変化する。インバータ１６，１７が入力
クロツクパルスφと非同期に変化することはクロ
ツクパルス一周期分の状態遷移が行なわれたこと
と同一であり1/8の分周動作が得られる。しかし
第４図のタイムチヤートの状態33でインバータ１
５の変化がインバータ１７迄伝達され、状態34で
インバータ１８が前段つまりインバータ１７の信
号を読み込むのでは最高動作周波数上非常に不利
となる。nch型MOSFET N2〜N4は前述の様な
理由で動作周波数が低下するのを防ぐ為に必要で
あり第４図のタイムチヤートの状態33でインバー
タ１５が“Ｈ”レベルとなつた後、状態34ではイ
ンバータ１５の信号がインバータ１８にシフトさ
れるのでインバータ１６，１７の状態は動作に影
響を与えない。以上の様にして1/8分周は1/9分周
のときとほぼ同程度の最高動作周波数をもつこと
が可能となる。
のインバータ１１〜１９のタイムチヤートであ
り、制御入力２０が“Ｈ”状態のとき1/8分周動
作が行なわれ、“Ｌ”状態のとき1/9分周が行なわ
れる。今、インバータ１１〜１９の状態を第４図
に示す様に１〜34と定義して時間的な経過に従つ
て順次説明をする。まず１の状態ではクロツクパ
ルスφの立ち下がりでインバータ１９の出力は
“Ｈ”レベルとなり、その信号は２の状態ではイ
ンバータ１１にシフトされ、３の状態ではさらに
３にシフトされ、このように入力パルスφの変化
により順次シフトされていく。制御入力２０が
“Ｌ”レベルであれば第３図のNch型MOS−FET
N1〜N4及びPch型MOSFET P1は何の意味もな
く前述の様な状態シフトが順次行なわれ状19では
再び１の状態と同一となり、1/9分周が行なわれ
たことになる。制御入力２０が“Ｈ”レベルであ
れば第３図のNch型MOSFET N1〜N4及びPch
型MOSFET P1はいずれも導通状態となる為に
第４図の状態33でインバータ１５が“Ｈ”レベル
となるとインバータ１６と１７は入力クロツクパ
ルスφと非同期にそれぞれ“Ｌ”レベル、“Ｈ”
レベルに変化する。インバータ１６，１７が入力
クロツクパルスφと非同期に変化することはクロ
ツクパルス一周期分の状態遷移が行なわれたこと
と同一であり1/8の分周動作が得られる。しかし
第４図のタイムチヤートの状態33でインバータ１
５の変化がインバータ１７迄伝達され、状態34で
インバータ１８が前段つまりインバータ１７の信
号を読み込むのでは最高動作周波数上非常に不利
となる。nch型MOSFET N2〜N4は前述の様な
理由で動作周波数が低下するのを防ぐ為に必要で
あり第４図のタイムチヤートの状態33でインバー
タ１５が“Ｈ”レベルとなつた後、状態34ではイ
ンバータ１５の信号がインバータ１８にシフトさ
れるのでインバータ１６，１７の状態は動作に影
響を与えない。以上の様にして1/8分周は1/9分周
のときとほぼ同程度の最高動作周波数をもつこと
が可能となる。
２モデユラスプリスケーラをパルススワロー方
式で用いる為には前述した如く、分周比を切り換
える制御入力信号を読み込む時間も考慮されてな
くてはならない。第４図のタイムチヤートでは状
態15、16、33、34が制御入力２０の能動となると
きであり出力の一周期の1/8又は1/9の時間に分周
比の選択が行なわれる。従つて制御入力が変化す
るのに許される時間は出力の一周期の7/8又は8/9
となり、２モデユラスプリスケーラの必要条件を
十分満足する。
式で用いる為には前述した如く、分周比を切り換
える制御入力信号を読み込む時間も考慮されてな
くてはならない。第４図のタイムチヤートでは状
態15、16、33、34が制御入力２０の能動となると
きであり出力の一周期の1/8又は1/9の時間に分周
比の選択が行なわれる。従つて制御入力が変化す
るのに許される時間は出力の一周期の7/8又は8/9
となり、２モデユラスプリスケーラの必要条件を
十分満足する。
第１の実施例の回路は分周比が比較的小さい例
であるが大きくなると素子数が増加し又クロツク
ドライバーはその負荷が大きくなる為にドライブ
能力を増やさなければならず従つて消費電力も増
加する。
であるが大きくなると素子数が増加し又クロツク
ドライバーはその負荷が大きくなる為にドライブ
能力を増やさなければならず従つて消費電力も増
加する。
第５図に示す第２の実施例は分周比の大きい２
モデユラスプリスケーラの場合に有利な回路方式
であり前述の様な問題に対して有効である。しか
し第５図の例では便宜上分周比は第１の実施例と
同じ1/8、1/9としてある。動作は制御入力３０が
“Ｈ”レベルの時1/4分周“Ｌ”レベルの時1/5分
周を行なう。図中インバータ３２，３３はそれぞ
れ第３図のインバータ１６，１７に等価である。
インバータ３５の出力はＴフリツプフロツプで1/
２分周された後、制御入力２０を他入力とする２
入力OR回路を経て制御入力３０となる。制御入
力２０が“Ｌ”レベルのとき制御入力３０は
“Ｈ”状態のままであり、Ｔフリツプフロツプに
は1/8分周出力が得られる。制御入力２０が“Ｈ”
レベルのときには制御入力３０は1/4、５分周回
路の１周期毎に“Ｌ”レベルとなり、1/9分周出
力が得られる。第６図のタイムチヤートの１６に
は1/8分周出力と1/9分周出力が得られている。
モデユラスプリスケーラの場合に有利な回路方式
であり前述の様な問題に対して有効である。しか
し第５図の例では便宜上分周比は第１の実施例と
同じ1/8、1/9としてある。動作は制御入力３０が
“Ｈ”レベルの時1/4分周“Ｌ”レベルの時1/5分
周を行なう。図中インバータ３２，３３はそれぞ
れ第３図のインバータ１６，１７に等価である。
インバータ３５の出力はＴフリツプフロツプで1/
２分周された後、制御入力２０を他入力とする２
入力OR回路を経て制御入力３０となる。制御入
力２０が“Ｌ”レベルのとき制御入力３０は
“Ｈ”状態のままであり、Ｔフリツプフロツプに
は1/8分周出力が得られる。制御入力２０が“Ｈ”
レベルのときには制御入力３０は1/4、５分周回
路の１周期毎に“Ｌ”レベルとなり、1/9分周出
力が得られる。第６図のタイムチヤートの１６に
は1/8分周出力と1/9分周出力が得られている。
第３図及び第５図の２つの実施例では入力クロ
ツクパルスが電源側のMOSFETのゲート入力と
なり前段の信号が出力側のMOSFETのゲート入
力となつているが電源側と出力側のゲート入力を
互いに入れ換えても差し支えない。リング分周回
路も一相に限らず二相の分周回路を使用しても構
成は可能である。
ツクパルスが電源側のMOSFETのゲート入力と
なり前段の信号が出力側のMOSFETのゲート入
力となつているが電源側と出力側のゲート入力を
互いに入れ換えても差し支えない。リング分周回
路も一相に限らず二相の分周回路を使用しても構
成は可能である。
出力は第３図の第１の実施例ではインバータ１
８から第５図の第２の実施例ではインバータ３４
の出力からとつても良い。また第３図、第５図の
２つの実施例でPch型MOSFETとnch型
MOSFETを全く入れ換えて構成することも可能
である。
８から第５図の第２の実施例ではインバータ３４
の出力からとつても良い。また第３図、第５図の
２つの実施例でPch型MOSFETとnch型
MOSFETを全く入れ換えて構成することも可能
である。
以上詳述した如く本発明によれば高い最高動作
周波数をもつ２モデユラスカウンタを少ない素子
数で構成することが可能である。
周波数をもつ２モデユラスカウンタを少ない素子
数で構成することが可能である。
第１図は従来のパルススワロー方式プログラマ
ブルカウンタのブロツク図、第２図は従来の２モ
デユラスカウンタの回路を示す図、第３図は本発
明の２モデユラスカウンタの第１の実施例を示す
図、第４図はその動作を説明する為のタイムチヤ
ート、第５図は本発明の２モデユラスカウンタの
第２の実施例を示す図、第６図はその動作を説明
する為のタイムチヤートである。図中φは入力ク
ロツクパルス、２０は制御入力、１１〜１９，３
１〜３５はCMOSインバータである。
ブルカウンタのブロツク図、第２図は従来の２モ
デユラスカウンタの回路を示す図、第３図は本発
明の２モデユラスカウンタの第１の実施例を示す
図、第４図はその動作を説明する為のタイムチヤ
ート、第５図は本発明の２モデユラスカウンタの
第２の実施例を示す図、第６図はその動作を説明
する為のタイムチヤートである。図中φは入力ク
ロツクパルス、２０は制御入力、１１〜１９，３
１〜３５はCMOSインバータである。
Claims (1)
- １ 縦続接続されたＮ個のインバータの各々に対
して単一のクロツクパルスによつて導通および非
導通されるスイツチング手段を電源との間に直列
に接続し、前記クロツクパルスを印加することに
よつてＮ分周動作を行なうカウンタにおいて、一
部の連続する２個のインバータの各出力を前記ク
ロツクパルスとは非同期に互いに逆論理レベルに
確定するトランジスタ回路と、前記連続する２個
のインバータのうち後段のインバータの出力をう
ける次段のインバータの出力端に一端が接続さ
れ、他端が電源の一方に接続されたトランジスタ
直列回路とを有し、前記トランジスタ直列回路は
前記連続する２個のインバータのうち前段のイン
バータに印加される入力信号をゲートにうける第
１のトランジスタと、前記クロツクパルスをゲー
トにうける第２のトランジスタと、第３のトラン
ジスタとを含み、該第３のトランジスタを前記ト
ランジスタ回路を活性化する信号によつて導通せ
しめてＮ−１分周動作を可能としたことを特徴と
するカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12547080A JPS5750137A (en) | 1980-09-10 | 1980-09-10 | Counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12547080A JPS5750137A (en) | 1980-09-10 | 1980-09-10 | Counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750137A JPS5750137A (en) | 1982-03-24 |
| JPS6326565B2 true JPS6326565B2 (ja) | 1988-05-30 |
Family
ID=14910876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12547080A Granted JPS5750137A (en) | 1980-09-10 | 1980-09-10 | Counter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750137A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910130A (ja) * | 1982-07-06 | 1984-01-19 | 株式会社東芝 | 電源回路 |
| US11342927B1 (en) * | 2021-06-28 | 2022-05-24 | Qualcomm Incorporated | Ring oscillator based frequency divider |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4193037A (en) * | 1978-03-20 | 1980-03-11 | Motorola, Inc. | Frequency divider circuit with selectable integer/non-integer division |
-
1980
- 1980-09-10 JP JP12547080A patent/JPS5750137A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750137A (en) | 1982-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4953187A (en) | High speed prescaler | |
| US4935944A (en) | Frequency divider circuit with integer and non-integer divisors | |
| US4975931A (en) | High speed programmable divider | |
| US4354124A (en) | Digital phase comparator circuit | |
| JPS6353736B2 (ja) | ||
| JPH0440894B2 (ja) | ||
| EP0238874B1 (en) | Double clock frequency timing signal generator | |
| CN116131842A (zh) | 一种50%占空比的2-7预分频器 | |
| US6882190B2 (en) | Apparatus for frequency dividing a master clock signal by a non-integer | |
| US6404839B1 (en) | Selectable clock divider circuit with a 50% duty cycle clock | |
| US5930322A (en) | Divide-by-4/5 counter | |
| US6501815B1 (en) | Loadable divide-by-N with fixed duty cycle | |
| CN115378425A (zh) | 半整数步长分频器和包括半整数步长分频器的分频器 | |
| US4942595A (en) | Circuit for dividing the frequency of a digital clock signal by two and one-half | |
| JP3503967B2 (ja) | 高周波プログラム可能分周器 | |
| US8466720B2 (en) | Frequency division of an input clock signal | |
| US6208179B1 (en) | Dividing circuit and transistor stage therefor | |
| US6133796A (en) | Programmable divider circuit with a tri-state inverter | |
| JPS6326565B2 (ja) | ||
| JPH0352041Y2 (ja) | ||
| US4646331A (en) | Electronic static switched-latch frequency divider circuit with odd number counting capability | |
| CN120320767B (zh) | 一种输出占空比50%的连续整数分频器 | |
| EP0926832A1 (en) | A dividing circuit for dividing by even numbers | |
| WO1986003078A1 (en) | Logic circuit with frequency divider application | |
| JPH04142116A (ja) | 可変分周器 |