JPS63266883A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し発明の目的〕 （産業上の利用分野） この発明はメモリセルとして不揮発性トランジスタが使
用され、データの書込みは電気的に、消去は紫外線を照
射することによりそれぞれ行なわれる不揮発性半導体メ
モリに関する。

（従来の技術） データの消去が可能な不揮発性半導体メモリはＥ　Ｐ　
ＲＯＭ　　（Ｅ　ｒａｓａｂｌｅ　ａｎｄ　ｐ　ｒｏｇ
ｒａｍａｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　）
として知られており、その中でデータの消去が紫外線の
照射により行なわれるものを特にＵＶ−ＥＰＲＯＭと称
している。

このＵＶ−ＥＰＲＯＭではメモリセルとして、ソース、
ドレイン領域間のチャネル領域上にフローティングゲー
ト電極（浮遊ゲート電極）とコントロールゲート電極（
制御ゲート電極）とを積層した２重ゲート型の不揮発性
トランジスタが使用されている。

第６図はこのような構造のメモリセルを使用した従来の
ＵＶ−ＥＰＲＯＭのメモリセルアレイ部分の等価回路図
である。図中、５０はそれぞれ上記のような不揮発性ｉ
〜ランジスタからなるメモリセルであり、これらメモリ
セル５０は行列状に配置されている。そして、図中の横
方向である行方向の同一行に配置されている各メモリセ
ル５０のドレインは複数のビット線５１のいずれかにそ
れぞれ共通接続されており、かつ同一行に配置されてい
る各メモリセル５０のソースは複数の接地線５２のいず
れかにそれぞれ共通接続されている。また、図中の縦方
向である列方向の同一列に配置されている各メモリセル
５０のコントロールゲート電極は複数の行線５３のいず
れかにそれぞれ共通接続されている。

このように従来のＥＰＲＯＭでは１ビツトのメモリセル
５０を１個の不揮発性トランジスタで構成し、各メモリ
セル５０を対応するビット線５１、接地線５２及び行線
５３に接続するようにしている。

すなわち、従来のＵＶ−ＥＰＲＯＭでは各ビット毎にビ
ット線、接地線及び行線からなる３本の配線が必要であ
る。しかも、各セルのドレインは拡散領域で構成され、
ビット線は例えばアルミニューム等の金属配線で構成さ
れており、各セルを対応するビット線に接続する場合に
はコンタクトを形成する必要がある。このコンタクトの
形成位置では通常、配線幅よりも広い面積を必要とする
。

このため、従来では高密度ＬＩＶ−ＥＰＲＯＭを実現す
ることが困難であるという問題がある。また、コンタク
トの数が多くなる程、製造歩留りは低下する。

（発明が解決しようとする問題点） このように従来では各ビット毎に３本の配線が必要であ
り、かつ各ビット毎にコンタクトを形成する必要があり
、このことが高密度化の実現を阻害している。そこでこ
の発明は配線の本数とコンタクトの数を削減することに
より高密度化が実現できる不揮発性半導体メモリを提供
することを目的としている。

［発明の構成コ （問題点を解決するための手段） この発明の不揮発性半導体メモリは、７０−テインググ
ート電極及びコントロールゲート電極を有する不揮発性
トランジスタからなるメモリセルが２個以上直列接続さ
れた直列回路と、上記直列回路の一端に接続されたビッ
ト線と、上記直列回路の他端に接続された接地線と、上
記直列回路を構成するメモリセルの各コントロールゲー
ト電極にそれぞれ接続された打線とから構成されている
。

（作用） この発明の不揮発性半導体メモリでは、データの書込み
時及び読出し時には非選択セルのコントロールゲート電
極が接続された行線に高電圧が印加され、選択セルのコ
ントロールゲート電極が接続された行線のみにはこれよ
りも低い電圧が印加される。そして、データ読出し時に
はビット線に読出し電圧が印加され、データ書込み時に
は書込みデータに応じた電圧がビット線に印加される。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明をＵＶ−ＥＰＲＯＭに実施した場合の
メモリセルアレイ部分の等価回路図である。図において
、１０はそれぞれメモリセル１１が４個直列接続されて
構成された直列回路である。これら各置局回路１０内の
各メモリセル１１は、それぞれソース、トレイン領域、
このソース、ドレイン領域間のチャネル領域上に設けら
れたフローティングゲート電極及びこのフローティング
ゲート電極上に設けられたコントロールゲート電極とか
らなる２重ゲート型の不揮発性トランジスタで構成され
ている。またこれら直列回路１０は行列状に複数個配置
されており、各直列回路１０の一端は複数のビット線１
２１．１２２　、・・・１２Ｎのいずれかに接続されて
おり、他端はそれぞれＯＶの電圧が印加される複数の接
地線１３１．・・・１３Ｍのいずれかに接続されている
。さらに、直列回路１０内の各４個のメモリセル１１の
コントロールゲート電極は各４本の行線１４．　、　、
１４２１　、・・・１４４１〜１４１　、　、１４２　
Ｍ。

・・・１４４Ｍのそれぞれに接続されており、これら各
４本の行線１４１　、１４２　、・・・１４４は図中の
横方向である行方向に配置された複数の直列回路１０に
対して共通に配線されている。

このような回路構成のＵＶ−ＥＰＲＯＭを実際に半導体
チップ上に実現した場合の素子構造を第２図のパターン
平面図に、第２図中のＩ−Ｉ’線に沿った断面構造を第
３図の断面図にそれぞれ示す。このＵＶ−ＥＰＲＯＭは
基板２０として例えばＰ型シリコン半導体基板が使用さ
れる。この基板２０の表面領域には上記各直列回路１０
を構成する４個のメモリセル１１のソース、ドレイン領
域となるＮ＋型領領域２１それぞれ拡散法等により分離
して形成されている。そして第２図中、最上部及び最下
部にそれぞれ位置するＮ＋型領領域２１Ａ　２１Ｂはそ
れぞれ互いに隣合う直列回路１０で共通にされており、
これらＮ＋型領領域２１Ａ　２１Ｂは前記接地線１３と
して使用される。さらに上記Ｎ＋型領領域１Ａと２１Ｂ
との中間に位置する各Ｎ＋型領領域１Ｇには、それぞれ
コンタクトホール２２を介して例えばアルミニュームで
構成された各金属配線２３が接続されている。これらの
金属配線２３はそれぞれ前記ビット線１２として使用さ
れる。また、各Ｎ＋梨型領域１相互間には、絶縁膜を介
して第１層目の多結晶シリコン層で構成され、電気的に
浮遊状態にされた電極２４が形成されている。これらの
電極２４は各メモリセル１１のフローティングゲート電
極を構成している。さらに第２図中、横方向に配置され
た複数の電極２４上に渡って第２層目の多結晶シリコン
層で構成された電極２５が絶縁膜を介して形成されてい
る。これらの電極２５は各メモリセル１１のコントロー
ルゲート電極と行線１４を構成している。

すなわち、このメモリは直列接続されたそれぞれ４個の
メモリセル１１で各直列回路１０を構成し、各直列回路
１０の一端を金属配線２３からなるビット線１２に接続
し、他端をＮ＋型領領域２１Ａしくは２１［３からなる
接地線１３に接続すると共に、各メモリセル１１のコン
トロールゲート電極を電極２５で構成された行線１４に
接続するようにしたものである。

次に上記構成でなるメモリの動作について説明する。

一般にＵＶ−ＥＦＲＯＭの動作モードにはデータ読出し
、書込み及び消去の各モードがあり、まず、データ読出
しモード時の動作を第４図のタイミングチャートを用い
て説明する。このモードのときには選択すべきセルを含
む直列回路１０に接続されている４本の行線１４のうち
、選択セルのコントロールゲート電極が接続されている
行線のみに２Ｖ〜５Ｖ程度の電圧が印加され、残り３本
の行線には５Ｖ〜１０Ｖｆ！ｉ！度の電圧が印加される
。なお、他の各４本の行線は全てＯｖにされている。

ここで例えば、選択すべきセルを含む直列回路１０がビ
ット線１２１と４本の行線１４１１〜１４４１に接続さ
れたものであり、かつ選択すべきセルが行線１４２１に
接続されたものであるとき、４本の行線１４１１〜１４
４１うｔ５行線１４２１のみに２Ｖ〜５ｖ程度の電圧が
印加され、残り３本の打線には５Ｖ〜１０Ｖ程度の電圧
が印加される。ここで、各メモリセル１１は予めデータ
の書込みモード動作時の書込み状態に応じてそれぞれ閾
値電圧が設定されており、上記２Ｖ〜５ｖの電圧は例え
ば消去状態のままのセルの低い閾値電圧よりも高くかつ
例えば“１″が書込まれた後の高い閾値電圧よりも低い
電圧であり、上記５Ｖ〜１ｏＶの電圧は１″が書込まれ
た後の高い閾値電圧よりも充分に高い電圧である。従っ
て、このような電圧が４本の行線１４１１〜１４４１に
印加されることにより、行線１４２１を除く３本の行線
１４１１　、１４３　ｔ　、　１４４１にコントロール
ゲート電極が接続されている３個のメモリセル１１は充
分にオン状態になる。他方、行線１４２１にコントロー
ルゲート電極が接続されている選択セルはその閾値電圧
に応じてオン、オフ状態が決定される。

また、このデータ読出しモード時には対応するビット線
１２１に２Ｖの読み出し電圧が印加される。

ここで上記選択セルの閾値電圧が低くされており、前記
行線１４２１の電圧でオン状態にされるならば、ビット
線１２１に印加された２■の読み出し電圧は上記直列回
路１０を介してＯＶの接地線１３１に放電される。他方
、上記選択セルの閾値電圧が高くされており、前記行線
１４２１の電圧が印加されてもオフ状態のままであるな
らば、ビット線１２１に印加された２Ｖの読み出し電圧
はそのまま維持される。このようにビット線１２の電圧
は選択セルの閾値電圧の高低に応じて異なり、その電位
差をビット線１２に接続されている図示しないセンスア
ンプ回路で増幅することにより、論理的な“’　１　”
　。

１１０　Ｉ＋の判定を行なう。なお、非選択セルに接続
された行線１４に印加される電圧は５Ｖ〜１０Ｖの範囲
で設定されるが、通常８Ｖ程度に設定することが特性上
及び信頼性上から好ましい。

次にデータ書込みモード時の動作を第５図のタイミング
チャートを用いて説明する。このモードのときには選択
すべきセルを含む直列回路１０に接続されている４本の
行線１４のうち、選択セルのコントロールゲート電極が
接続されている打線のみに１０Ｖの電圧が印加され、残
り３本の打線には２０Ｖの電圧が印加される。なお、他
の各４本の打線は全てＯＶにされている。ここで例えば
上記読出しモードの時と同様に、選択すべきセルを含む
直列回路１０がビット線１２１と４本の行線１４１１〜
１４４１に接続されたものであり、かつ選択すべきセル
が行線１４２１に接続されたものであるとすると、４本
の行線１４１１〜１４４１うち行線１４２１のみに１０
Ｖの電圧が印加され、残り３本の行線には２０Ｖの電圧
が印加される。また、このデータ書込みモード時では対
応するビット線１２１には書込みデータに基づいて異な
る２種類の電圧が印加される。例えば′１″のデータを
書込む場合には１０Ｖの電圧が、他方、１１０　ＩＴの
データを書込む場合にはＯＶの電圧がビット線１２１に
印加される。

ここで行線１４２１を除く３本の行線１４１１　。

１４３１　、１４４　、に印加された２０Ｖの電圧がコ
ントロールゲート電極に供給される３個のメモリセル１
１はそれぞれ３極管動作するため、選択セルのソース、
ドレイン領域にはビット線１２１と接地線１３！それぞ
れの電圧がほぼそのまま印加される。

このとき、ビット線１２１に１０■の電圧が印加されて
いるならば、上記選択セルのソース領域からドレイン領
域に向かって電子が走行する。そして、特にドレイン領
域の近傍に生じる空乏層に電界が集中し、これにより電
子が加速されて前記第３図中の基板２０の表面から絶縁
膜のエネルギー障壁を越えるに十分なエネルギーが与え
られる。このような電子はホット・エレクトロンと呼ば
れ、この電子は１０Ｖの高電圧に設定されている選択セ
ルのコントロールゲート電極に引かれて７０−ティング
ゲート電極に飛び込み、ここに捕獲される。

この結果、選択セルのフローティングゲート電極が負に
帯電し、その閾値電圧が上昇して高くなる。

他方、ビット線１２１にＯＶの電圧が印加されているな
らば、上記のような電子の走行は発生せず、閾値電圧は
元の低い状態のままである。

データ消去モードは電子放出モードと呼ばれ、全てのセ
ル１１に紫外線を照射することにより行なわれる。上記
データ書込みモードで７０−ティングゲート電極に注入
された電子は紫外線により励起され、絶縁膜の障壁を越
えてコントロールゲート′ｉｊｉｍまたは基板に放出さ
れる。これにより各セルの閾値電圧は低下する。

このように上記実施例のメモリでは１ビツト毎にデータ
の読出し及び書込みを行なうことができる。しかもメモ
リセルアレイを構成するに当り、従来では１ビツト毎に
１本のビット線を必要としていたが、上記実施例の場合
には４個のメモリセルを直列接続して使用することによ
り４個のセルに対し１本のビット線で済む。このため、
配線本数を従来よりも大幅に削減することができる。ま
た、ビット線に対するコンタクトホールの数も従来に比
べて削減することができる。このため、この実施例では
高密度ＵＶ−ＥＰＲＯＭを容易に実現することができる
。また、コンタクトの数が削減されることにより、製造
歩留りの大幅な向上も期待できる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、データ読出しモード時に４本の行
線１４のうち選択セルが接続された行線のみには２Ｖ〜
５Ｖの範囲の電圧を印加し、残り３本の行線には５Ｖ〜
１０Ｖの範囲の程度の電圧を印加する場合について説明
したが、これらの電圧の設定はメモリセル１１のｌ　ｉ
　ＩＴ。

１１０　ＩＴに対応した閾値電圧に応じて設定されるべ
きである。ざらにビット線１２に印加される２Ｖの読出
し電圧は必要に応じて変えることができる。

なお、この読出し電圧は、いわゆるソフトライト現象（
読出しモード時における弱い書込み）を抑制するために
はできるだけ低く設定することが好ましい。

さらに上記実施例において、データ書込みモード時に４
本の行線１４のうち選択セルが接続された行線のみに１
０Ｖの電圧を印加し、残り３本の打線には２０Ｖの電圧
を印加する場合について説明したが、これは選択セルの
フローティングゲート電極に十分な量の電子が注入され
、かつ非選択セルが３極管動作するような高い電圧であ
ればよい。

また上記実施例のメモリでは４個のメモリセルを直列接
続して直列回路１０を構成する場合について説明したが
、これは２個以上であればよく、４個の他に８個もしく
は１６個、３２個等の数のメモリセルを直列接続して使
用するようにすればより配線本数の削減が実現できる。

例えば、８個のメモリセルを直列接続して直列回路１０
を構成すると集積度は従来メモリの２倍以上向上する。

また、集積度の向上に伴い、価格の大幅な低減が実現さ
れる。

さらにまた、上記実施例では行線１４を多結晶シリコン
で構成する場合について説明したが、これは高融点金属
シリサイド、例えばモリブデン・シリサイド、チタン・
シリサイドもしくは高融点金属のみで構成するようにし
てもよい。

［発明の効果］ 以上説明したようにこの発明によれば、配線の本数を削
減することにより高密度化が実現できる不揮発性半導体
メモリを提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のメモリのメモリセルアレ
イ部分の等価回路図、第２図は上記第１図回路を半導体
チップ上に実現した場合の素子構造を示すパターン平面
図、第３図は上記第２図素子の一部の断面図、第４図及
び第５図はそれぞれ上記実施例メモリのタイミングチャ
ート、第６図は従来メモリのメモリセルアレイ部分の等
価回路図である。 １０・・・直列回路、１１・・・メモリセル、１２・・
・ピット線、１３・・・接地線、１４・・・行線、２０
・・・基板、２１．２１Ａ。 ２１Ｂ、　２１Ｇ・・・Ｎ＋型領領域２２・・・コンタ
クトホール、２３・・・金属配線、２４．２５・・・電
極。 出願人代理人　弁理士　鈴江武彦 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 　フローティングゲート電極及びコントロールゲート電
   極を有する不揮発性トランジスタからなるメモリセルが
   ２個以上直列接続された直列回路と、上記直列回路の一
   端に接続されたビット線と、上記直列回路の他端に接続
   された接地線と、上記直列回路を構成するメモリセルの
   各コントロールゲート電極にそれぞれ接続された行線と
   を具備したことを特徴とする不揮発性半導体メモリ。