JPS63266918A - パルス幅変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 パルス幅変換回路において、入力パルスをラッチ手段で
記憶し、論理積手段でラッチ手段の出力と入力パルスと
の論理積を取った後、論理手段の出力をクロックに同期
した出力パルスとリセットパルスとに変換し、前者を外
部に送出しすると共に、後者で該ランチ手段をリセット
することにより、回路規模の縮小を図ったものである。

〔産業上の利用分野〕

本発明はパルス幅変換回路の改良に関するものである。

例えば、入力パルスを分周し、この分周パルスでフリッ
プフロップをクリアする場合、分周パルスの幅は広いの
でクリア時間が長くなる。

そこで、パルス幅変換回路で分周パルスの幅を狭くした
ものをクリアパルスとして用いる場合があるが、このパ
ルス幅変換回路のＬＳＩ化が容易となる様に回路規模を
小にする必要がある。

〔従来の技術〕

第４図は従来例のブロック図、第５図は第４図の動作説
明図で、左側の符号は第４図の中の同じ符号の部分の波
形を示す。尚、第５図−■はクロツクの立上り点のみを
示している。以下、図により動作を説明する。

先ず、第５図−■に示す様なパルスがフリップフロップ
（以下、ＦＦと省略する）１のＤ端子に入力すると、Ｇ
Ｋ端子に入力する第５図−■に示すクロックの立上り点
で取り込まれ、Ｑ端子から第５図−■に示す出力がＡＮ
Ｄゲート３とＦＦ２のＤ端子に送出される。

そこで、後者より第５図−■に示す様に１クロック分遅
延し２位相が反転した出力が１端子よりＡＮＤゲート３
に送出されるので、ＰＦＩのＱ端子からの出力とＡＮＤ
が取られて、第５図−〇に示す様に幅が狭くなったパル
スが出力される。

〔発明が解決しようとする問題点〕

ここで、ディジタル回路の規模をＢ、Ｃ値（Ｂａｓｉｃ
Ｃｅｌｌ値の略）で表すことがあるが、ＩＢ、Ｃは。

例えばＮＡＮＤゲートを１個使用している回路と決めら
れいる。

そこで、ＮＡＮＤゲート１４個で構成されているＦＦの
Ｂ、Ｃ値は１４．　ＮＡＮロゲート２個で構成されるＡ
ＮＤゲートはＢ、Ｃ値が２となるが、上記のパルス幅変
換回路は２個のＦＦと１個のＡＮＤゲートで構成されて
いるのでＢ、Ｃ値は３０となる。

一方、この回路をｍ個と別の回路をｎ個とを１個のパッ
ケージに収容する場合、１個のパッケージに収容できる
最大Ｂ、Ｃ値はパッケージの大きさにより決まっている
ので、この回路のＢ、Ｃ値が大きい時には別の回路をｎ
個収容することができない場合が生ずる。

そこで、パルス幅変換回路のＢ、Ｃ値をより小さく、即
ち回路規模を小さくしなければならないと云う問題点が
ある。

〔問題点を解決する為の手段〕

上記の問題点は第１図に示すパルス幅変換回路により解
決される。

ここで、４は入力パルスを記憶し９人力するリセットパ
ルスで該記憶を消去するラッチ手段で、５は該ラッチ手
段の出力と該入力パルスとの論理積を取る論理積手段で
あり、６は該論理積手段の出力をクロックに同期した出
力パルスと該リセットパルスとに変換するパルス変換手
段である。

〔作用〕

本発明はＢ、Ｃ値の小さい素子を選択して、同じ機能を
有する様な回路構成にした。

即ち、ラッチ手段４にＢ、Ｃ値が従来例よりも９少ない
ラッチ素子を使用すると共に、回路構成を変更すること
により同一機能でＢ、Ｃ値の少ない回路が得られる様に
した。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図で、第３図（ａ）は第２図の波形図、第３
図（ｂ）はリセット・セットランチの真理値図を示す。

尚、第３図（ａ）の左側の符号は第２図中の同じ符号の
部分の波形で、第３図（ａ）−■はクロックの立上り点
のみを示す。又、リセット・セットラッチ４１はラッチ
手段４の構成部分、　ＡＮＤゲート５１は論理積手段５
の構成部分、　ＦＦ　６１はパルス変換手段６の構成部
分を示す、以下、第３図を参照して第２図の動作を説明
する。

・先ず、Ｓ端子及びＲ端子を１にしたリセット・セット
ランチ（以下、　ＲＳＳラッチ省略する）４１とＦＦ　
６１のＣＬＲ端子にクリアパルスを加えてクリアすると
、第３図中）−■の様にＲＳラッチのＱ端子は０になる
。

そして、第３図（ａ）−■の左側に示す様にパルスが入
力しない間はＲＳラッチ４１のＳ端子は０になっている
ので、第３図（ｂｌ−■の様にＱ端子が１゜ＡＮＤゲー
ト５１の出力は０．ＦＦ６１のＱ端子はＯ，Ｑ端子の出
力は１になる。

パル、スが入力すると、　ＲＳラッチ４１のＱ端子は第
３図中）−■の様に前の状態の１を保持するが。

ＡＮＤゲート５１の出力が１になるのでクロックａでＦ
Ｆ　６１のＱ端子の出力は１から０になり、これがＲＳ
ラッチ゛４１のＲ端子に加えられるので、第３図中）−
■の様にＱ端子が１からＯに、なり、　ＡＮＤゲ−トの
出力もｌから０になる。

尚、クロックｂでＦＦ　６１はＡＮＤゲートの０を取り
込んで口端子の出力は０から１になる。

次に、ＲＳラッチ４１へ入力するパルスがなくなると、
第３図（ｂ）−■に示す様に口端子が１になって最初の
状態に戻るが、パルスが入力すると上記の動作を繰り返
す。

尚、ＦＦ　６１の口端子からの出力パルスは、第３図（
ａ）−■に示す様に口端子の反転されたもので従来例と
同じであるが、クロックで打ち直している為にクロック
に同期したものとなる。

ここで、実施例のブロック図のＢ、Ｃ値はＲＳラッチが
５．ＡＮＤゲートが２．ＦＦが１４であるから合計２１
となり、従来例よりも９削減され９回路規模が小さくな
る。

〔発明の効果〕

以上詳細に説明した様に本発明によれば回路規模が小さ
くなると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ４はランチ手段、 ５は論理積手段、 ６はパルス変換手段を示す。 ご　＝、、：／ °・−′　二・′ 本も間θＡロ里ブ°■ツ７咀 箒　１　目 木谷叩の尖施ゴ列のブロック図 ＃　２　目 阜　３　図 ９廻来仔ｈブロック図 ｖ−４目 ■ ■　　　　１１↑↑↑１↑↑１↑ｔｕｔｔ↑１１■ 亨４　ド４の動イＹ直せ一日ｆｆ　　目第　５　目

Claims (1)

1. 【特許請求の範囲】 入力パルスを記憶し、入力するリセットパルスで該記憶
   を消去するラッチ手段（４）と、該ラッチ手段の出力と
   該入力パルスとの論理積を取る論理積手段（５）と、 該論理積手段の出力をクロックに同期した出力パルスと
   該リセットパルスとに変換するパルス変換手段（６）と
   を有することを特徴とするパルス幅変換回路。