JPH0279619A - 周波数逓倍回路 - Google Patents
周波数逓倍回路Info
- Publication number
- JPH0279619A JPH0279619A JP23318188A JP23318188A JPH0279619A JP H0279619 A JPH0279619 A JP H0279619A JP 23318188 A JP23318188 A JP 23318188A JP 23318188 A JP23318188 A JP 23318188A JP H0279619 A JPH0279619 A JP H0279619A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- input terminal
- value
- type flip
- Prior art date
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- Pending
Links
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路で実現された周波数逓倍回路
に関する。
に関する。
［従来の技術］
従来より周波数逓倍回路として第３図に示すものが知ら
れている。この回路は入力端子１から入力される周波数
逓倍すべき入力信号を排他的論理和回路２の第１の入力
端子ａに入力すると共に、前記入力信号をバッファ回路
３及びコンデンサ素子４からなる遅延回路ｉにて遅延さ
せて排他的論理和回路２の第２の入力端子すに入力し、
再入力の状態変化の時間差を利用して排他的論理和回路
２の出力端子から周波数逓倍された信号を出力端子６に
出力するものとなっている。
れている。この回路は入力端子１から入力される周波数
逓倍すべき入力信号を排他的論理和回路２の第１の入力
端子ａに入力すると共に、前記入力信号をバッファ回路
３及びコンデンサ素子４からなる遅延回路ｉにて遅延さ
せて排他的論理和回路２の第２の入力端子すに入力し、
再入力の状態変化の時間差を利用して排他的論理和回路
２の出力端子から周波数逓倍された信号を出力端子６に
出力するものとなっている。
［発明が解決しようとする課題］
ところが、このように構成された従来の周波数逓倍回路
では、遅延回路ｉにコンデンサ素子４を使用しているた
め、半導体集積回路の素子面積が増大するばかりでなく
、製造バラツキによりバッファ回路３及びコンデンサ素
子４における遅延が小さくなると、正常なパルスが発生
せず、半導体集積回路の歩留りが低下するという欠点が
あった。
では、遅延回路ｉにコンデンサ素子４を使用しているた
め、半導体集積回路の素子面積が増大するばかりでなく
、製造バラツキによりバッファ回路３及びコンデンサ素
子４における遅延が小さくなると、正常なパルスが発生
せず、半導体集積回路の歩留りが低下するという欠点が
あった。
本発明はかかる問題点に鑑みてなされたものであって、
少ない素子面積で構成でき、しかも歩留りの向上を図る
ことができる周波数逓倍回路を提供することを目的とす
る。
少ない素子面積で構成でき、しかも歩留りの向上を図る
ことができる周波数逓倍回路を提供することを目的とす
る。
［課題を解決するための手段］
本発明に係る周波数逓倍回路は、排他的論理和回路と、
Ｄ型フリップフロップ回路とで構成されている。排他的
論理和回路は、周波数逓倍すべき入力信号を第１の入力
端子に入力し、Ｄ型クリップフロップ回路の出力を第２
の入力端子に入力して周波数逓倍された出力信号を出力
する。Ｄ型フリップフロップ回路は、前記入力信号をデ
ータ入力端子に入力し、前記排他的論理和回路の出力信
号である周波数逓倍された出力信号をクロック入力端子
に入力して前記入力信号を保持する。
Ｄ型フリップフロップ回路とで構成されている。排他的
論理和回路は、周波数逓倍すべき入力信号を第１の入力
端子に入力し、Ｄ型クリップフロップ回路の出力を第２
の入力端子に入力して周波数逓倍された出力信号を出力
する。Ｄ型フリップフロップ回路は、前記入力信号をデ
ータ入力端子に入力し、前記排他的論理和回路の出力信
号である周波数逓倍された出力信号をクロック入力端子
に入力して前記入力信号を保持する。
［作用］
本発明によれば、排他的論理和回路の第１の入力端子に
入力信号が導入されると共に、第２の入力端子にＤ型フ
リップフロッ１回路を介して前記入力信号が導入され、
更に、Ｄ型フリップフロップ回路が遅延回路として動作
することにより、周波数逓倍回路が実現される。
入力信号が導入されると共に、第２の入力端子にＤ型フ
リップフロッ１回路を介して前記入力信号が導入され、
更に、Ｄ型フリップフロップ回路が遅延回路として動作
することにより、周波数逓倍回路が実現される。
この発明によれば、全ての構成素子を素子面積が小さい
論理回路で構成できるので、全体の素子面積を小さくで
きる。また、この発明では順序回路であるＤ型フリップ
フロップ回路を用いているので、確実な周波数逓倍動作
が保証され、製造の歩留りも向上する。
論理回路で構成できるので、全体の素子面積を小さくで
きる。また、この発明では順序回路であるＤ型フリップ
フロップ回路を用いているので、確実な周波数逓倍動作
が保証され、製造の歩留りも向上する。
［実施例］
次に、本発明の実施例に係る周波数逓倍回路について、
添付の図面を参照して具体的に説明する。
添付の図面を参照して具体的に説明する。
第１図は本発明の実施例に係る周波数逓倍回路を示す。
入力端子１は排他的論理和回路２の第１の入力端子ａと
Ｄ型フリップフロップ回路７のデータ入力端子りに接続
されている。Ｄ型フリップフロップ回路７の出力端子Ｑ
は排他的論理和回路２の第２の入力端子すに接続されて
いる。排他的論理和回路２の出力端子は出力端子６に接
続されると共に、Ｄ型フリップフロップ回路７のクロッ
ク入力端子ＣＫに接続されている。
Ｄ型フリップフロップ回路７のデータ入力端子りに接続
されている。Ｄ型フリップフロップ回路７の出力端子Ｑ
は排他的論理和回路２の第２の入力端子すに接続されて
いる。排他的論理和回路２の出力端子は出力端子６に接
続されると共に、Ｄ型フリップフロップ回路７のクロッ
ク入力端子ＣＫに接続されている。
第２図はこの回路の動作タイミング図を示す。
いま、入力端子１の入力値が論理値” １ ” 、Ｄ型
フリップフロップ回路７の出力値が論理値゛１′″であ
り、従って、排他的論理和回路２の出力値は論理値“０
”であるとする、ここで、入力端子１の入力値が“１”
から“０”に変化したとすると、排他的論理和回路２の
出力値は“１”となる、これにより、変化後の入力端子
１の論理値“０°°がＤ型フリップフロップ回路７に取
り込まれ、Ｄ型フリップフロップ回路７の出力が“０”
に変化する。従って、排他的論理和回路２の出力は再び
“０”となる、入力端子１の入力値が“０”がら“。
フリップフロップ回路７の出力値が論理値゛１′″であ
り、従って、排他的論理和回路２の出力値は論理値“０
”であるとする、ここで、入力端子１の入力値が“１”
から“０”に変化したとすると、排他的論理和回路２の
出力値は“１”となる、これにより、変化後の入力端子
１の論理値“０°°がＤ型フリップフロップ回路７に取
り込まれ、Ｄ型フリップフロップ回路７の出力が“０”
に変化する。従って、排他的論理和回路２の出力は再び
“０”となる、入力端子１の入力値が“０”がら“。
１″に変化した場合も同様に動作し、入力端子の入力値
の変化１回に対し、１個のパルス信号が出力端子６に出
力される。ここで、出力端子６に出力されるパルス信号
は、入力端子１の値が変化してから、Ｄ型フリップフロ
ップ回路７が動作して入力信号を取り込むまで、論理値
“１”を確実に出力する。
の変化１回に対し、１個のパルス信号が出力端子６に出
力される。ここで、出力端子６に出力されるパルス信号
は、入力端子１の値が変化してから、Ｄ型フリップフロ
ップ回路７が動作して入力信号を取り込むまで、論理値
“１”を確実に出力する。
このように、順序回路としてのＤ型フリップフロップ回
路７が出力端子６へ確実なパルスの出力を保証するので
、正確な周波数逓倍動作が可能である。なお、Ｄ型フリ
ップフロップ回路のクロック入力端子の前段及び負出力
端子の後段に、適宜インバータ等の遅延素子を挿入する
ようにしてもよい。
路７が出力端子６へ確実なパルスの出力を保証するので
、正確な周波数逓倍動作が可能である。なお、Ｄ型フリ
ップフロップ回路のクロック入力端子の前段及び負出力
端子の後段に、適宜インバータ等の遅延素子を挿入する
ようにしてもよい。
［発明の効果コ
以上説明したように本発明によれば、Ｄ型フリップフロ
ップ回路を遅延回路として使用しているので、素子面積
を小さくでき、製造バラツキが大きいコンデンサ素子を
使用した場合に比してはるかに信頼性が高い周波数逓倍
回路を実現することができる。
ップ回路を遅延回路として使用しているので、素子面積
を小さくでき、製造バラツキが大きいコンデンサ素子を
使用した場合に比してはるかに信頼性が高い周波数逓倍
回路を実現することができる。
第１図は本発明の実施例に係る周波数逓倍回路を示す回
路図、第２図はその動作タイミング図、第３図は従来の
周波数逓倍回路を示す回路図である。
路図、第２図はその動作タイミング図、第３図は従来の
周波数逓倍回路を示す回路図である。
Claims (1)
- （１）周波数逓倍すべき入力信号をデータ入力端子に入
力し周波数逓倍された出力信号で前記入力信号を保持す
るＤ型フリップフロップ回路と、前記入力信号を第１の
入力端子に入力し前記Ｄ型フリップフロップ回路の出力
を第２の入力端子に入力し前記周波数逓倍された出力信
号を出力する排他的論理和回路とを具備したことを特徴
とする周波数逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23318188A JPH0279619A (ja) | 1988-09-16 | 1988-09-16 | 周波数逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23318188A JPH0279619A (ja) | 1988-09-16 | 1988-09-16 | 周波数逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0279619A true JPH0279619A (ja) | 1990-03-20 |
Family
ID=16951004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23318188A Pending JPH0279619A (ja) | 1988-09-16 | 1988-09-16 | 周波数逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0279619A (ja) |
-
1988
- 1988-09-16 JP JP23318188A patent/JPH0279619A/ja active Pending
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