JPS6326752A - 共通バスアドレス指定回路 - Google Patents
共通バスアドレス指定回路Info
- Publication number
- JPS6326752A JPS6326752A JP17037586A JP17037586A JPS6326752A JP S6326752 A JPS6326752 A JP S6326752A JP 17037586 A JP17037586 A JP 17037586A JP 17037586 A JP17037586 A JP 17037586A JP S6326752 A JPS6326752 A JP S6326752A
- Authority
- JP
- Japan
- Prior art keywords
- address
- field
- common bus
- bit
- modules
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データの遺り取りを行う複数モジュール間の共通バス上
でのアドレス指定方式であって、モジュール固有のアド
レスを共通バスを構成するアドレスフィールド上に送出
し、その処理が同時に１つのアドレス指定しか出来ない
ため、共通バスの占有回数及び時間が多くなっていたこ
とを解決するため、共通バスに複数のモジュールを同時
に指定可能なフィールドを設けることにより、バスの占
有回数を減らし、且つ処理時間を短縮することが可能と
なる。
でのアドレス指定方式であって、モジュール固有のアド
レスを共通バスを構成するアドレスフィールド上に送出
し、その処理が同時に１つのアドレス指定しか出来ない
ため、共通バスの占有回数及び時間が多くなっていたこ
とを解決するため、共通バスに複数のモジュールを同時
に指定可能なフィールドを設けることにより、バスの占
有回数を減らし、且つ処理時間を短縮することが可能と
なる。
本発明は、データの遺り取りを行う複数モジュール間の
共通バス上でのアドレス指定方式に関する。
共通バス上でのアドレス指定方式に関する。
データ処理等の分野では装置内に共通バスを設け、複数
のモジュールを結合させてデータ転送を行うことにより
、結合性の高い装置を実現する手段が用いられている。
のモジュールを結合させてデータ転送を行うことにより
、結合性の高い装置を実現する手段が用いられている。
この場合、データ或いは情報を送出するモジュールは、
共通ハス上に受取り側のモジュールのアドレス等を送出
するが、同一情報を複数モジュールに送出する場合には
、バスの占有回数が少なくしかもその処理時間が短いこ
とが必要となる。
共通ハス上に受取り側のモジュールのアドレス等を送出
するが、同一情報を複数モジュールに送出する場合には
、バスの占有回数が少なくしかもその処理時間が短いこ
とが必要となる。
第４図は従来例を説明するブロック図を示す。
第４図は交換可能な機能単位である複数のモジュール１
（０）〜１（ｎ）と、そのモジュール１（０）〜１（ｎ
）間を接続し、モジュール１（０）〜１（ｎ）間の情報
を伝達する共通バス（１）とからなっている。
（０）〜１（ｎ）と、そのモジュール１（０）〜１（ｎ
）間を接続し、モジュール１（０）〜１（ｎ）間の情報
を伝達する共通バス（１）とからなっている。
又、共通バス（１）は各モジュール１（０）〜１（ｎ）
が存する固有アドレスを運ぶアドレスフィールドＱｌ）
と、遺り取りされるデータを運ぶデータフィールド叩と
を備えている。
が存する固有アドレスを運ぶアドレスフィールドＱｌ）
と、遺り取りされるデータを運ぶデータフィールド叩と
を備えている。
従来の方式で複数のモジュール１（０）〜１（ｎ）を措
定する場合、その１つの方法としてアドレスフィールド
０υ上にある決められた値が送出された場合には、関連
した全てのモジュール１（Ｏ）〜１（ｎ）が共通バス（
１）上のデータを取込む方法が実施されている。
定する場合、その１つの方法としてアドレスフィールド
０υ上にある決められた値が送出された場合には、関連
した全てのモジュール１（Ｏ）〜１（ｎ）が共通バス（
１）上のデータを取込む方法が実施されている。
即ち、上述の従来方式では、送出側モジュール１（０）
〜１ （ｎ）から予めそのシステムで定められたモジュ
ール１（０）〜１（ｎ）群の同時指定は可能であるが、
指定されたモジュール群の中の任意のモジュールの選択
指定を、同時に行うことは不可能であった。
〜１ （ｎ）から予めそのシステムで定められたモジュ
ール１（０）〜１（ｎ）群の同時指定は可能であるが、
指定されたモジュール群の中の任意のモジュールの選択
指定を、同時に行うことは不可能であった。
そのため、上記のような指定されたモジュール群の中の
任意のモジュールの選択指定が必要な場合は、その処理
時間がながくなり、更にその処理のために共通バス（１
１を長時間占有することとなっていた。
任意のモジュールの選択指定が必要な場合は、その処理
時間がながくなり、更にその処理のために共通バス（１
１を長時間占有することとなっていた。
Ｃ問題点を解決するための手段〕
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す原理ブロック図はモジュール１（ｉ）内の
構成概要と、共通バスｆｌ）との関連を示し、その構成
は、 アドレスフィールドαυに２八組の情報送出先モジュー
ル群を指定するｎビットのオフセットフィールド（１１
１） と、 オフセットフィールド（１１１）で指定された該モジュ
ール群の中のｍ個のモジュールをビット対応で指定する
ｍビットのアドレスベクタフィールド（１１２）とから
なるアドレスフィールドａυ及びデータを転送するデー
タフィールド０のとを有する共通バス（１）と、 所定ビットのアドレスを発生するアドレスレジスタ３と
、 アドレスレジスタ３から送出される上位複数ビット（３
１）と、オフセットフィールド（１１１）の内容とを比
較する比較手段（比較回路）４と、アドレスレジスタ３
から送出される下位複数ビン） （３２）を変換して複
数の出力信号の中の所定のデコード信号（５１）をアク
ティブにするデコード手段（デコード回路）５と、 アドレスベクタフィールド（１１２）の内容に対応する
デコード手段（デコード回路）５との出力（５１）がア
クティブでしかも比較手段（比較回路）４の出力（４１
）がアクティブの場合、当該モジュールがアドレス指定
されたことを表すセレクト信号（６１）をアクティブに
するチェック手段（チェック回路）６とを具備するモジ
ュール１（ｉ）とから構成されている。
構成概要と、共通バスｆｌ）との関連を示し、その構成
は、 アドレスフィールドαυに２八組の情報送出先モジュー
ル群を指定するｎビットのオフセットフィールド（１１
１） と、 オフセットフィールド（１１１）で指定された該モジュ
ール群の中のｍ個のモジュールをビット対応で指定する
ｍビットのアドレスベクタフィールド（１１２）とから
なるアドレスフィールドａυ及びデータを転送するデー
タフィールド０のとを有する共通バス（１）と、 所定ビットのアドレスを発生するアドレスレジスタ３と
、 アドレスレジスタ３から送出される上位複数ビット（３
１）と、オフセットフィールド（１１１）の内容とを比
較する比較手段（比較回路）４と、アドレスレジスタ３
から送出される下位複数ビン） （３２）を変換して複
数の出力信号の中の所定のデコード信号（５１）をアク
ティブにするデコード手段（デコード回路）５と、 アドレスベクタフィールド（１１２）の内容に対応する
デコード手段（デコード回路）５との出力（５１）がア
クティブでしかも比較手段（比較回路）４の出力（４１
）がアクティブの場合、当該モジュールがアドレス指定
されたことを表すセレクト信号（６１）をアクティブに
するチェック手段（チェック回路）６とを具備するモジ
ュール１（ｉ）とから構成されている。
共通バス（１）に２″組のモジュール群を同時指定する
オフセットフィールド（１１１） と、指定された複
数モジュール群の中の複数モジュール（最大ｍ個を選択
可能）を任意に選択指定するアドレスベクタフィールド
（１１２）を構成し、このオフセットフィールド（１１
１） とアドレスベクタフィールド（１１２）を通じ
て送られるアドレス指定を有効化する手段を各モジュー
ル内に設け、（ｎ＋ｍ）木の信号線で２１×ｍ個の範囲
のモジュールのアドレス指定と、更に最大ｍ個のモジュ
ールの同時指定が可能となることにより、アドレス指定
処理時間が短縮され、共通バスの占有回数及び時間の減
少が可能となる。
オフセットフィールド（１１１） と、指定された複
数モジュール群の中の複数モジュール（最大ｍ個を選択
可能）を任意に選択指定するアドレスベクタフィールド
（１１２）を構成し、このオフセットフィールド（１１
１） とアドレスベクタフィールド（１１２）を通じ
て送られるアドレス指定を有効化する手段を各モジュー
ル内に設け、（ｎ＋ｍ）木の信号線で２１×ｍ個の範囲
のモジュールのアドレス指定と、更に最大ｍ個のモジュ
ールの同時指定が可能となることにより、アドレス指定
処理時間が短縮され、共通バスの占有回数及び時間の減
少が可能となる。
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるモジュール指定状況を説明する
図をそれぞれ示す。尚、企図を通じて同一符号は同一対
象物を示す。
本発明の実施例におけるモジュール指定状況を説明する
図をそれぞれ示す。尚、企図を通じて同一符号は同一対
象物を示す。
本実施例のモジュール１（ｉ）におけるチェック回路６
は、アドレスベクタフィールド（１１２）で指定するビ
ット対応のアドレス数（本実施例ではｍ個とする）に対
応する数設置されており、アドレスベクタフィールド（
１１２）からの各ビットとデコード回路５からの出力信
号（５１）との論理積を取るＡＮＤ６２（１） 〜ＡＮ
Ｄ６２（ｍ）と、各ＡＮＤ６２（１） 〜ＡＮＤ６２（
ｍ）の出力の論理和を取る０Ｒ６３と、 比較回路４の出力信号（４１）と、０Ｒ６３の出力との
論理積を取るＡＮＤ６４とから構成されている。
は、アドレスベクタフィールド（１１２）で指定するビ
ット対応のアドレス数（本実施例ではｍ個とする）に対
応する数設置されており、アドレスベクタフィールド（
１１２）からの各ビットとデコード回路５からの出力信
号（５１）との論理積を取るＡＮＤ６２（１） 〜ＡＮ
Ｄ６２（ｍ）と、各ＡＮＤ６２（１） 〜ＡＮＤ６２（
ｍ）の出力の論理和を取る０Ｒ６３と、 比較回路４の出力信号（４１）と、０Ｒ６３の出力との
論理積を取るＡＮＤ６４とから構成されている。
アドレスレジスタ３は（ｎ＋Ｌｏｇｚｍ）ビットのレジ
スタであり、各モジュール１（ｉ）の固有アドレスが格
納されている。
スタであり、各モジュール１（ｉ）の固有アドレスが格
納されている。
このアドレスの上位ｎビット（３１）は比較回路４へ送
出され、オフセットフィールド（１１１）のアドレス内
容と比較され、条件が一致するとコンベア信号（４１）
がアクティブとなり、チェック回路６内ＡＮＤ６４の一
方の入力端子に送出される。
出され、オフセットフィールド（１１１）のアドレス内
容と比較され、条件が一致するとコンベア信号（４１）
がアクティブとなり、チェック回路６内ＡＮＤ６４の一
方の入力端子に送出される。
又、アドレスレジスタ３の下位ｍビット（３２）はデコ
ード回路５に送出され、ｍ本のデコード信号（５１）の
内、１本がアクティブとなりチェック回路６の対応する
ＡＮＤ６２ （１） 〜ＡＮＤ６２ （ｍ）の入力端子
に送出される。。
ード回路５に送出され、ｍ本のデコード信号（５１）の
内、１本がアクティブとなりチェック回路６の対応する
ＡＮＤ６２ （１） 〜ＡＮＤ６２ （ｍ）の入力端子
に送出される。。
例えば、ＡＮＤ６２（１）に人力するデコード信号（５
１（１））がアクティブとなり、これに対応するアドレ
スベクタフィールド（１１２）のビット（１１２（１１
）がアクティブで、且つコンベア信号（４１）がアクテ
ィブの場合、当該モジュール１（ｉ）がアドレス指定さ
れたことを表すセレクト信号（６１）がアクティブとな
る。
１（１））がアクティブとなり、これに対応するアドレ
スベクタフィールド（１１２）のビット（１１２（１１
）がアクティブで、且つコンベア信号（４１）がアクテ
ィブの場合、当該モジュール１（ｉ）がアドレス指定さ
れたことを表すセレクト信号（６１）がアクティブとな
る。
尚、第３図はモジュール１（ｉ）の指定・選択状況を示
す図であり、まずオフセットフィールド（１１１）のＮ
ビットの指定で、（２’ Ｘｍ）で構成されるモジュー
ル（第３図（Ａ）に示す）の内、指定のモジュール群を
選択される。（第３図（Ｂ）に選択された状況を示す） 次に、アドレスベクタフィールド（１１２）のｍビット
で所定のモジュール（但し、最大ｍ個）が同時に選択さ
れる。（第３図（Ｃ）に示す）上記のように、（ｎ＋ｍ
）本の信号線で（２″Ｘｍ）個の範囲のモジュールのア
ドレス指定が出来、更に最大ｍ個の任意のモジュールを
同時指定することが可能となる。
す図であり、まずオフセットフィールド（１１１）のＮ
ビットの指定で、（２’ Ｘｍ）で構成されるモジュー
ル（第３図（Ａ）に示す）の内、指定のモジュール群を
選択される。（第３図（Ｂ）に選択された状況を示す） 次に、アドレスベクタフィールド（１１２）のｍビット
で所定のモジュール（但し、最大ｍ個）が同時に選択さ
れる。（第３図（Ｃ）に示す）上記のように、（ｎ＋ｍ
）本の信号線で（２″Ｘｍ）個の範囲のモジュールのア
ドレス指定が出来、更に最大ｍ個の任意のモジュールを
同時指定することが可能となる。
以上のような本発明によれば、アドレス指定処理時間が
短縮され、１つのアドレス指定処理にょる共通ハスの占
有時間を減少出来ると言う効果がある。
短縮され、１つのアドレス指定処理にょる共通ハスの占
有時間を減少出来ると言う効果がある。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるモジュール指定状況を説明する図、 第４図は従来例を説明するブロック図、をそれぞれ示す
。 図において、 ■（０）〜１（ｉ）〜１（ｎ）はモジュール、３はアド
レスレジスタ、 ４は比較回路、５はデコード回路、
６はチェック回路、６２（１） 〜６２（ｍ）
、６４はＡＮＤ 、 ６３はＯＲ。 をそれぞれ示す。 ・ノ 刀＼ぐ田月ｅメ？ｆさ玄地耳９Ｔ名ブ゛ロンクσ条１２ 不侍朗の完黛夕」と夕朝するプロ・７２０乗 ２ 口 斧か」（イタ１ｊＬ鷲ヒｆ３月−する）゛ロア２ｑヨ第
４ 口
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるモジュール指定状況を説明する図、 第４図は従来例を説明するブロック図、をそれぞれ示す
。 図において、 ■（０）〜１（ｉ）〜１（ｎ）はモジュール、３はアド
レスレジスタ、 ４は比較回路、５はデコード回路、
６はチェック回路、６２（１） 〜６２（ｍ）
、６４はＡＮＤ 、 ６３はＯＲ。 をそれぞれ示す。 ・ノ 刀＼ぐ田月ｅメ？ｆさ玄地耳９Ｔ名ブ゛ロンクσ条１２ 不侍朗の完黛夕」と夕朝するプロ・７２０乗 ２ 口 斧か」（イタ１ｊＬ鷲ヒｆ３月−する）゛ロア２ｑヨ第
４ 口
Claims (1)
- 【特許請求の範囲】 複数モジュールを結合する共通バス（（１１）、（１２
））上で情報交換を行う時、所定モジュール（１（ｉ）
）を指定するアドレスフィールド（（１１））を備える
と共に、前記複数モジュールのそれぞれが異なった固有
アドレスを有するデータ処理システムにおいて、前記ア
ドレスフィールド（（１１））に２＾ｎ組の情報送出先
モジュール群を指定するｎビットのオフセットフィール
ド（（１１１））と、 前記オフセットフィールド（（１１１））で指定された
該モジュール群の中のｍ個のモジュールをビット対応で
指定するｍビットのアドレスベクタフィールド（（１１
２））とを設け、 更に、各モジュール内に、所定ビットのアドレスを発生
するアドレスレジスタ（３）と、 前記アドレスレジスタ（３）から送出される上位複数ビ
ット（（３１））と、前記オフセットフィールド（（１
１１））の内容とを比較する比較手段（４）と、前記ア
ドレスレジスタ（３）から送出される下位複数ビット（
（３２））を変換して複数の出力信号の中の所定のデコ
ード信号（（５１））をアクティブにするデコード手段
（５）と、 前記アドレスベクタフィールド（（１１２））の内容に
対応する前記デコード手段（５）の出力（（５１））が
アクティブで、しかも前記比較手段（４）の出力（（４
１））がアクティブの場合、当該モジュール（１（ｉ）
）がアドレス指定されたことを表すセレクト信号（（６
１））をアクティブにするチェック手段（６）とを設け
、 前記アドレスフィールド（（１１））を有する前記共通
バス（（１１）、（１２））に接続される複数モジュー
ルのアドレス指定に当たって、前記オフセットフィール
ド（（１１１））と前記アドレスベクタフィールド（（
１１２））との指定組合わせにて、同時に複数のモジュ
ールの指定を行うことを特徴とする共通バスアドレス指
定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17037586A JPS6326752A (ja) | 1986-07-18 | 1986-07-18 | 共通バスアドレス指定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17037586A JPS6326752A (ja) | 1986-07-18 | 1986-07-18 | 共通バスアドレス指定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326752A true JPS6326752A (ja) | 1988-02-04 |
| JPH0578861B2 JPH0578861B2 (ja) | 1993-10-29 |
Family
ID=15903771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17037586A Granted JPS6326752A (ja) | 1986-07-18 | 1986-07-18 | 共通バスアドレス指定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6326752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000163366A (ja) * | 1998-11-30 | 2000-06-16 | Nec Corp | バス・スヌープ制御回路 |
-
1986
- 1986-07-18 JP JP17037586A patent/JPS6326752A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000163366A (ja) * | 1998-11-30 | 2000-06-16 | Nec Corp | バス・スヌープ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578861B2 (ja) | 1993-10-29 |
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