JPS5897741A - デ−タ変換方式 - Google Patents
デ−タ変換方式Info
- Publication number
- JPS5897741A JPS5897741A JP19613981A JP19613981A JPS5897741A JP S5897741 A JPS5897741 A JP S5897741A JP 19613981 A JP19613981 A JP 19613981A JP 19613981 A JP19613981 A JP 19613981A JP S5897741 A JPS5897741 A JP S5897741A
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- JP
- Japan
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- bit
- data
- address information
- register
- serial data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ変換方式に関する。
語（ワード）を構成する各桁（ビット）が並列して処理
されかつワードが複数回直列して処理されるような二次
元的構造のビット並列ワード直列データは情報処理分野
において極めて一般的なデータ形式である。一方、デー
タを構成する各ビットが１ビツトづつ直列して処理され
る一次元的構造のビット直列データは、たとえばデータ
通信回線上のデータに代表されるごとく、データを搬送
するインタフェース線を少数化する目的で採用されるデ
ータ形式である。
されかつワードが複数回直列して処理されるような二次
元的構造のビット並列ワード直列データは情報処理分野
において極めて一般的なデータ形式である。一方、デー
タを構成する各ビットが１ビツトづつ直列して処理され
る一次元的構造のビット直列データは、たとえばデータ
通信回線上のデータに代表されるごとく、データを搬送
するインタフェース線を少数化する目的で採用されるデ
ータ形式である。
ビット並列ワード直列データを処理する機器をビット直
列データを処理する機器へ接続する場合等のように、ビ
ット並列ワード直列データ形式によるデータ処理の次に
、ビット直列データ形式によるデータ処理を行なう必要
がある場合には、ビット並列ワード直列データをビット
直列データにデータ変換する必要が生じる。
列データを処理する機器へ接続する場合等のように、ビ
ット並列ワード直列データ形式によるデータ処理の次に
、ビット直列データ形式によるデータ処理を行なう必要
がある場合には、ビット並列ワード直列データをビット
直列データにデータ変換する必要が生じる。
従来のとの穐のデータ変換方式は、ビット並列ワード直
列データを処理するビット並列処理装置がビット直列デ
ータのビット順列を維持できるように１ワードづつをシ
フトレジスタへ出力し、シフトレジスタは入力されてき
たワードの各ビットを１ビツトづつシフトして出力して
いる。
列データを処理するビット並列処理装置がビット直列デ
ータのビット順列を維持できるように１ワードづつをシ
フトレジスタへ出力し、シフトレジスタは入力されてき
たワードの各ビットを１ビツトづつシフトして出力して
いる。
ところで、ビット並列処理装置とシフトレジスタとの間
に、データ定義、すなわちビット配列の順序性の一致が
無い場合がある。たとえば、ビット並列処理装置におい
ては制御情報とこれによ多制御を受けるデータとはそれ
ぞれが一群をなして集中するようなビット配列になって
いるのに対して、シフトレジスタにおいては前記ビット
並列処、 ＋ 理装置以外のシフトレジスタの接続装置のハードウェア
構成上の便宜さによシ、制御情報とこれによ多制御を受
けるデータそれぞれが複数群をなしかつ該２種の群が入
シ混りているようなビット配このような場合には、従来
のデータ変換方式ではビット並列処理装置のプログラム
にょシ、ビット並列ワード直列データをシフトレジスタ
側のデータ定義に合致するようなビット配列のビット直
列データに変換してシフトレジスタへ出方しているため
、プログラムの複雑化およびシステム処理速度の低下を
招くという欠点がある。
に、データ定義、すなわちビット配列の順序性の一致が
無い場合がある。たとえば、ビット並列処理装置におい
ては制御情報とこれによ多制御を受けるデータとはそれ
ぞれが一群をなして集中するようなビット配列になって
いるのに対して、シフトレジスタにおいては前記ビット
並列処、 ＋ 理装置以外のシフトレジスタの接続装置のハードウェア
構成上の便宜さによシ、制御情報とこれによ多制御を受
けるデータそれぞれが複数群をなしかつ該２種の群が入
シ混りているようなビット配このような場合には、従来
のデータ変換方式ではビット並列処理装置のプログラム
にょシ、ビット並列ワード直列データをシフトレジスタ
側のデータ定義に合致するようなビット配列のビット直
列データに変換してシフトレジスタへ出方しているため
、プログラムの複雑化およびシステム処理速度の低下を
招くという欠点がある。
本発明の目的はプログラムを簡単化しかつシステム処理
速度を向上させるデータ変換方式を提供することにある
・ 本発明の方式は入力されたビット並列ワード直列データ
をビット直列データに変換して１ビツトづつ出力するデ
ータ変換方式において、前記ビット並列ワード直列デー
タを格納するデータ格納手祷 段と、前記ビット直列データの出力ビット順位を指定す
るためのアドレス情報があらかじめ格納されているアド
レス情報格納手段と、前記データ格納手段への前記ビッ
ト並列ワード直列データの格納のあと前記アドレス情報
格納手段から読み出される前記アドレス情報を保持する
レジスタとを設け、前記レジスタに読み出されてくる前
記アドレス情報を前記アドレス情報格納手段からの次の
アドレス情報読出し用アドレスとして使用し、前記レジ
スタに保持される前記アドレス情報に基づいて前記デー
タ格納手段から１ビツトづつを読み出すことによシ前記
ビット直列データを出力するようにしている。
速度を向上させるデータ変換方式を提供することにある
・ 本発明の方式は入力されたビット並列ワード直列データ
をビット直列データに変換して１ビツトづつ出力するデ
ータ変換方式において、前記ビット並列ワード直列デー
タを格納するデータ格納手祷 段と、前記ビット直列データの出力ビット順位を指定す
るためのアドレス情報があらかじめ格納されているアド
レス情報格納手段と、前記データ格納手段への前記ビッ
ト並列ワード直列データの格納のあと前記アドレス情報
格納手段から読み出される前記アドレス情報を保持する
レジスタとを設け、前記レジスタに読み出されてくる前
記アドレス情報を前記アドレス情報格納手段からの次の
アドレス情報読出し用アドレスとして使用し、前記レジ
スタに保持される前記アドレス情報に基づいて前記デー
タ格納手段から１ビツトづつを読み出すことによシ前記
ビット直列データを出力するようにしている。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例および第２図は本実施例の適
用例をそれぞれ示す。
用例をそれぞれ示す。
切替回路４と、選択回路５と、ビット並列処理装置であ
るアダプタ１０と、シフトレジスタ４０とを含んでいる
０ 第２図を参照すると、本適用例は２つのアダプタ１０，
１１．２つのデータ変換装置に２０，２１．２つの保守
盤３０，３１，２つのシフトレジスタ４０゜４１．２つ
の論理装置５０，５１、データ通信回線１００．３本の
インタフェース１ｌ１２００，２０１゜３００および４
組の接続線６０，７０，６１．７１とから構成されてい
る。
るアダプタ１０と、シフトレジスタ４０とを含んでいる
０ 第２図を参照すると、本適用例は２つのアダプタ１０，
１１．２つのデータ変換装置に２０，２１．２つの保守
盤３０，３１，２つのシフトレジスタ４０゜４１．２つ
の論理装置５０，５１、データ通信回線１００．３本の
インタフェース１ｌ１２００，２０１゜３００および４
組の接続線６０，７０，６１．７１とから構成されてい
る。
論理装置５０と５１はそれぞれ保守盤３０と３１からそ
れぞれシフトレジスタ４０と４１．接続線６０と６１お
よび７０と７１を介してそれぞれ論理装置５０と５１の
保守信号を受けとれるようになっている。保守盤３０、
シフトレジスタ４０おに収容されているため、接続線６
０，７０．６１および７１は短くかつ多くすることがで
き、これらの接続線は複数ビットを並列して転送してい
る０通常はこのようにして、保守盤３０および３１から
それぞれ論理装置５０および５１の保守を行なっている
が、遠隔地からデータ通信回線１００を経由して論理装
置５０および５１の保守を行なうこともできる。特に、
データ通信による情報処理の普及によりこのような遠隔
保守の精度が高まってきている。
れぞれシフトレジスタ４０と４１．接続線６０と６１お
よび７０と７１を介してそれぞれ論理装置５０と５１の
保守信号を受けとれるようになっている。保守盤３０、
シフトレジスタ４０おに収容されているため、接続線６
０，７０．６１および７１は短くかつ多くすることがで
き、これらの接続線は複数ビットを並列して転送してい
る０通常はこのようにして、保守盤３０および３１から
それぞれ論理装置５０および５１の保守を行なっている
が、遠隔地からデータ通信回線１００を経由して論理装
置５０および５１の保守を行なうこともできる。特に、
データ通信による情報処理の普及によりこのような遠隔
保守の精度が高まってきている。
データ通信回線１００によ）遠隔地からビット直列で送
られてくるデータは、それぞれ保守盤３０または３１へ
供給される保守信号に類似した保守信号にアダプタ１０
または１１において変換されるが、この変換処理はビッ
ト並列に行なわれる。アダプタｌＯと１１との間は、た
とえば同一ンピユータ室やユーザの職場に設置されるが
、アダプタｌＯおよび１１はデータ通信回線１００やイ
ンタフェース線２００および２０１もビット直列データ
を搬送するようになっている。
られてくるデータは、それぞれ保守盤３０または３１へ
供給される保守信号に類似した保守信号にアダプタ１０
または１１において変換されるが、この変換処理はビッ
ト並列に行なわれる。アダプタｌＯと１１との間は、た
とえば同一ンピユータ室やユーザの職場に設置されるが
、アダプタｌＯおよび１１はデータ通信回線１００やイ
ンタフェース線２００および２０１もビット直列データ
を搬送するようになっている。
データ変換装置２０と２１は、それぞれアダプタ１０と
１１におけるビット並列ワー、ド直列データをそれぞれ
インタフェース線２００ ｔ！−２０１上のビット直列
データに変換するように動作する。
１１におけるビット並列ワー、ド直列データをそれぞれ
インタフェース線２００ ｔ！−２０１上のビット直列
データに変換するように動作する。
ところが、インタフェース線２００と２０１上のビット
直列データのデータ定義はそれぞれシフトレジスタ４０
と４１におけるデータのデータ定義と合致しているが、
このデータ定義はアダプタ１０と１１におけるビット並
列ワード直列データのデータ定義とは異なっている。し
たがりて、データ変換装置２０と２１はデータ形式とデ
ータ定義両方の変換を行なう必要がある。
直列データのデータ定義はそれぞれシフトレジスタ４０
と４１におけるデータのデータ定義と合致しているが、
このデータ定義はアダプタ１０と１１におけるビット並
列ワード直列データのデータ定義とは異なっている。し
たがりて、データ変換装置２０と２１はデータ形式とデ
ータ定義両方の変換を行なう必要がある。
再び第１図を参照すると、切替回路４はまずアダプタ１
０から供給されるワードＷＷｔ−ビット並列ワード直列
データの直列ワード数分の回数だけ受は入れてデータ記
憶回路１へ供給し、そのつどアダプタ１０からのビット
並列データＰＤＩワードＷＷで指定されるワード位置に
格納する。
０から供給されるワードＷＷｔ−ビット並列ワード直列
データの直列ワード数分の回数だけ受は入れてデータ記
憶回路１へ供給し、そのつどアダプタ１０からのビット
並列データＰＤＩワードＷＷで指定されるワード位置に
格納する。
アドレス記憶回路２は、データ記憶回路１のビット位置
とワード°位置とを指定するアドレス情報を、最終的に
出力させたいビット直列データ８Ｄ −のビット
数分だけ、ビット直列データＳＤのビット順列になるよ
うに、あらかじめ書き込まれ、たとえば読出し専用メモ
リ等で構成される＠レジスタ３にはビット直列データ８
Ｄの先頭のビット位置を指定するアドレス情報が初期設
定されるようになっている。
とワード°位置とを指定するアドレス情報を、最終的に
出力させたいビット直列データ８Ｄ −のビット
数分だけ、ビット直列データＳＤのビット順列になるよ
うに、あらかじめ書き込まれ、たとえば読出し専用メモ
リ等で構成される＠レジスタ３にはビット直列データ８
Ｄの先頭のビット位置を指定するアドレス情報が初期設
定されるようになっている。
前述のデータ記憶回路ｌへのビット並列データＰＤの格
納が終了すると、切替回路４はレジスタ３の保持するワ
ードＲＷｔ−受は入れてデータ記憶回路ｌへ供給するよ
うに動作する。データ記憶回路ｌからはこのワードＲＷ
によシ指定されるワード徨１の吉井毒ビット並列データ
が選択回路５へ読み出されてくるが、このビット並列デ
ータのビットのうち、レジスタ３が保持するビットＲＢ
によシ指定される１ビツトのみが、選択回路５から選択
されてシフトレジスタ４０へ出力していく。
納が終了すると、切替回路４はレジスタ３の保持するワ
ードＲＷｔ−受は入れてデータ記憶回路ｌへ供給するよ
うに動作する。データ記憶回路ｌからはこのワードＲＷ
によシ指定されるワード徨１の吉井毒ビット並列データ
が選択回路５へ読み出されてくるが、このビット並列デ
ータのビットのうち、レジスタ３が保持するビットＲＢ
によシ指定される１ビツトのみが、選択回路５から選択
されてシフトレジスタ４０へ出力していく。
レジスタ３の保持するワードＲＷおよびビットＲＢはア
ドレス記憶回路２へも供給されて、アドレス記憶回路２
から次のアドレス情報をレジスタ −３へ読み出すた
めのアドレスＲＡ（＝ＲＷ＋ＲＢ）として使用される。
ドレス記憶回路２へも供給されて、アドレス記憶回路２
から次のアドレス情報をレジスタ −３へ読み出すた
めのアドレスＲＡ（＝ＲＷ＋ＲＢ）として使用される。
第３図は本実施例の動作をよシ具体的に説明するための
図であシ、レジスタ３にアドレス情報家「６」が初期設
定されていれば、アダプタ１０から入力されるアドレス
昇順のデータ定義「ＡＢＣＤＥＦＧＨＪｔ−有するビッ
ト並列ワード直列データＰＤからデータ定義ｒＧｃＨＡ
ＦＤＢＥｊ を有するビット直列データ８Ｄを出力さ
せることができることがわかる 本発明によれば、データ定義の変更をビット並列処理装
置におけるグログ２ムによシ行なうことによシ、ビット
並列ワード直列データをデータ定義の異なるビット直列
データに変換する代シに、以上のような構成を採用する
ことによシ、前記データ定義変更用プログラムを不要化
し得るため、プログラムを簡単化しかつシステム処理速
度を向上させることができる。
図であシ、レジスタ３にアドレス情報家「６」が初期設
定されていれば、アダプタ１０から入力されるアドレス
昇順のデータ定義「ＡＢＣＤＥＦＧＨＪｔ−有するビッ
ト並列ワード直列データＰＤからデータ定義ｒＧｃＨＡ
ＦＤＢＥｊ を有するビット直列データ８Ｄを出力さ
せることができることがわかる 本発明によれば、データ定義の変更をビット並列処理装
置におけるグログ２ムによシ行なうことによシ、ビット
並列ワード直列データをデータ定義の異なるビット直列
データに変換する代シに、以上のような構成を採用する
ことによシ、前記データ定義変更用プログラムを不要化
し得るため、プログラムを簡単化しかつシステム処理速
度を向上させることができる。
第１図は本発明の一実施例、第２因は本実施例の適用例
および第３図は本実施例を説明するための図である。 図において、１・・・・・・データ記憶回路、２・・・
・・・アドレス記憶回路、３・・・・・・レジスタ、４
・・・・・・切替回路、５・・・選択回路、１０，１１
・・・・・アダプタ、畝２０、２１・・・・・・データ
変換回路、３０．３１・・・・・・保守盤、４０．４１
・・・・・シフトレジスタ、５０．５１・・・・・・
論理装置、６０，６１，７０．７１・・・接続線、１０
０・・・・・・データ通信回線、２００．２０１ 、３
００・・・・・・インタフェース線、ＷＷ、ＲＷ・・・
・ワード、ＲＢ・・・・・ビット、Ｒ人・・・・・アド
レス、ＰＤ・ ・・・ビット並列ワード直列データ、Ｓ
Ｄ・・・・・・ビット直列データ。 代理人 弁理士 内 原 音 １、。 第１図 第２図 γト″レス データ首ど１を回路の内容 アドシｚ
記すｌ巨Ｕ条のｒ勺客ＯＡ’
５ １ Ｂ
４２ Ｃ７ ３Ｄ １４
Ｅ ６５
Ｆ
３６ Ｇ
２７ Ｈ○ 第 ３ 図
および第３図は本実施例を説明するための図である。 図において、１・・・・・・データ記憶回路、２・・・
・・・アドレス記憶回路、３・・・・・・レジスタ、４
・・・・・・切替回路、５・・・選択回路、１０，１１
・・・・・アダプタ、畝２０、２１・・・・・・データ
変換回路、３０．３１・・・・・・保守盤、４０．４１
・・・・・シフトレジスタ、５０．５１・・・・・・
論理装置、６０，６１，７０．７１・・・接続線、１０
０・・・・・・データ通信回線、２００．２０１ 、３
００・・・・・・インタフェース線、ＷＷ、ＲＷ・・・
・ワード、ＲＢ・・・・・ビット、Ｒ人・・・・・アド
レス、ＰＤ・ ・・・ビット並列ワード直列データ、Ｓ
Ｄ・・・・・・ビット直列データ。 代理人 弁理士 内 原 音 １、。 第１図 第２図 γト″レス データ首ど１を回路の内容 アドシｚ
記すｌ巨Ｕ条のｒ勺客ＯＡ’
５ １ Ｂ
４２ Ｃ７ ３Ｄ １４
Ｅ ６５
Ｆ
３６ Ｇ
２７ Ｈ○ 第 ３ 図
Claims (1)
- 入力されたビット並列ワード直列データをビット直列デ
ータに変換して１ビツトづつ出力するデータ変換方式に
おいて、前記ビット並列ワード直列データを格納するデ
ータ格納手段と、前記ビット直列デー４力ビツト順位を
指定するためのアドレス情報があらかじめ格納されてい
るアドレス情報格納手段と、前記データ格納手段への前
記ビット並列ワード直列データの格納のあと前記アドレ
ス情報格納手段から読み出される前記アドレス情報を保
持するレジスタとを設け、前記レジスタに読み出されて
くる前記アドレス情報を前記アドレス情報格納手段から
の次のアドレス情報読出し用アドレスとして使用し、前
記レジスタに保持される前記アドレス情報に基づいて前
記データ格納手段から１ビツトづつを読み出すことによ
シ前記ビット直列データを出力するようにしたことを特
徴とするデータ変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19613981A JPS5897741A (ja) | 1981-12-04 | 1981-12-04 | デ−タ変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19613981A JPS5897741A (ja) | 1981-12-04 | 1981-12-04 | デ−タ変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897741A true JPS5897741A (ja) | 1983-06-10 |
| JPS6252894B2 JPS6252894B2 (ja) | 1987-11-07 |
Family
ID=16352874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19613981A Granted JPS5897741A (ja) | 1981-12-04 | 1981-12-04 | デ−タ変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897741A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0293698U (ja) * | 1989-01-11 | 1990-07-25 |
-
1981
- 1981-12-04 JP JP19613981A patent/JPS5897741A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252894B2 (ja) | 1987-11-07 |
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