JPS63268184A

JPS63268184A - 半導体メモリ装置

Info

Publication number: JPS63268184A
Application number: JP62101590A
Authority: JP
Inventors: Yoshiaki Hagiwara; 良昭萩原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-04-24
Filing date: 1987-04-24
Publication date: 1988-11-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、メモリセルを２つのＭｉｓ　（金属−絶縁膜
一半導体）　トランジスタで構成する半導体メモリ装置
に関する。

Ｂ０発明の概要本発明は、容量に蓄積される電荷によってデータの記憶
を行う半導体メモリ装置において、２つのＭｉｓトラン
ジスタでメモリセルを構成し、入力用ワード線に第１の
ＭＩＳ）ランジスクのゲートを接続し、出力用ワード線
に第２のＭＩＳトランジスタのソース・ドレイン領域の
他方を接続し、ビット線に第１および第２のＭｉｓトラ
ンジスタのソース・ドレイン領域の一方を接続すると共
に、第１のＭＩＳトランジスタの他方のソース・ドレイ
ン領域と上記第２のＭＩＳトランジスタのゲートを接続
することにより、メモリセルの面積の縮小化を図った場
合でも十分なデータの記憶が行えるようにしたものであ
る。

Ｃ０従来の技術半導体メモリ装置の一例として、メモリセル内のキャパ
シタにデータを記憶するＤＲＡＭ　（ダイナミックＲＡ
Ｍ）が知られている。

第７図は、一般的な１セル−１トランジスタ型の半導体
メモリ装置の回路図である。この第７図を参照しながら
、従来のＤＲＡＭの一例について面単に説明すると、そ
の各メモリセルには、ビット線ＢＬとワード線ＷＬがそ
れぞれ接続するように構成されている。すなわち、各メ
モリセルには１つのＭＩＳトランジスタ（−例としてＭ
ＯＳトランジスタ）Ｍ７が形成されており、このＭＩＳ
トランジスタＭ７のゲートはワード線ＷＬに接続されて
いる。また、ＭｉｓトランジスタＭ７のソース・ドレイ
ン領域の一方は上記ビット線に接続され、他方はキャパ
シタＣ７に接続されている。

このような構成からなるメモリセルでは、読み出し時或
いは書き込み時に、ワード線ＷＬに対して所要の信号が
供給されて上記ＭｉｓトランジスタＭ７がオン状態とさ
れ、キャパシタｃ７とビット線ＢＬが導通ずる。そして
、キャパシタｃ７とビット線ＢＬの間の電荷の送受によ
り、所要のデータの読み出しや書き込みが行われること
になる。

Ｄ０発明が解決しようとする問題点１セル−１トランジスタ型の半導体メモリ装置は、単一
のトランジスタのみでデータの記憶保持が可能であるが
、その微細化を図った場合には、メモリセルのサイズの
縮小化と容量の確保との間に技術的な問題が生ずること
になる。

すなわち、半導体メモリ装置の微細化に従って、メモリ
セルの占有面積はますます小さくなって行く傾向にあ石
が、一般に１セル−１トランジスタ型の半導体メモリ装
置では、上記キャパシタの電位がそのままデータとして
読み出されることがら、例えば数十ｆＦ程度の容量が必
要とされる。このため必要な容量を確保するために、メ
モリセルのサイズを縮小化する要求にも拘らず、そのキ
ャパシタの容量を小さくすることはできない。

そこで、本発明は上述の問題点に鑑み、小さな容量で十
分なデータの書き込み、記憶、読み出し等の動作が可能
な半導体メモリ装置の提供を目的どする。

Ｅ０問題点を解決するための手段本発明は、入力用ワード線、出力用ワード線およびビッ
ト線がそれぞれ接続される各メモリセルは、２つのＭＩ
Ｓトランジスタを有して構成され、第１のＭＩＳトラン
ジスタは、そのゲートが上記入力用ワード線に接続され
、且つその一方のソース・ドレイン領域は上記ビット線
に接続されており、第２のＭＩＳトランジスタは、その
一方のソース・ドレイン領域が上記ビット線と接続され
、その他方のソース・ドレイン領域が上記出力用ワード
線に接続されており、上記第１のＭＩＳトランジスタの
他方のソース・ドレイン領域が、上記第２のＭＩＳＩ−
ランジスタのゲートに接続されることを特徴とする半導
体メモリ装置により上述の問題点を解決する。

Ｆ０作用本発明の半導体メモリ装置は、第１のＭＩＳトランジス
タの他方のソース・ドレイン領域と上記第２のＭＩＳト
ランジスタのゲートの間に接続される容量（寄生容量で
も良い、）に、データが電荷として蓄積されて記憶が行
われるものである。

そして、書き込み時では、上記容量に、ビット線が上記
第１のＭＩＳトランジスタを介して接続して、所要の書
き込みが行われる。また、読み出し時では、上記容量か
ら直接電荷が取り出されてデータの読み出しが行われる
のではなく、上記容量の電荷によって第２のＭＩＳトラ
ンジスタのオン・オフが制御され、出力用ワード線の電
位が第２のＭＩＳトランジスタを介してビット線に伝わ
るか否かでデータの読み出しが行われる。したがって、
上記容量′の植は、第２のＭＩＳトランジスタのゲート
電位を制御する能力を有する程度であれば十分であり、
容量自体をサイズ上大きなものとする必要はない。

Ｇ、実施例本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例本実施例の半導体メモリ装置は、２つのＭＩＳトランジ
スタを有してしており、第１図に示すような接続関係か
ら、容量の値が小さくても読み出し等が可能であり、そ
のためにキャパシタ等を小さくすることができるもので
ある。

まず、その構成について、第１図を参照しながら説明す
る０本実施例の半導体メモリ装置の各メモリセルには、
第１図に示すように、第１のＭＩＳトランジスタＭｌと
第２のＭＩＳトランジスタＭ２とが形成されている。上
記第１のＭｉｓトランジスタＭ１のゲートｇ１は、入力
用ワード１ｗＬＬに接続されており、第１のＭＩＳトラ
ンジスタＭ１のソース・ドレイン領域１１はピント線Ｂ
Ｌに接続され、第１のＭＩＳトランジスタＭｌのソース
・ドレイン領域１２は第２のＭｉｓトランジスタＭ２の
ゲートｇ２に接続されている。さらに、上記第２のＭＩ
ＳトランジスタＭ２のソース・ドレイン領域２１は上記
ビット線ＢＬに接続され、上記第２のＭＩＳトランジス
タＭ２のソース・ドレイン領域２２は出力用ワード線Ｗ
Ｌ２に接続されている。そして、このように第１のＭＩ
ＳトランジスタＭｌのソース・ドレイン領域１２と第２
のＭＩＳトランジスタＭ２のゲートｇ２とが接続される
構造となっているが、さらに、これらに一方の対向電極
が接続するかたちで容ＩＣＩが形成されている。なお、
この容量Ｃ１は寄生容量であっても良い。

このような構成からなる本実施例の半導体メモリ装置は
、読み出し時には第２のＭＩＳトランジスタが容量のデ
ータを増幅するように機能することから、直接容量の電
荷によりピント線の電圧を制御する必要はなく、このた
め容量のサイズを小さくすることが可能である。

ここで、本実施例の半導体メモリ装置の動作について説
明すると、まず、書き込み時では、選択された入力用ワ
ード線ＷＬＩが例えば“Ｌ”　（ローレベル）から′″
Ｈ”（ハイレベル）となり、上記第１のＭＩＳトランジ
スタＭ１がオン状態となる。すると、上記微小な容量Ｃ
１が上記ビット線ＢＬと電気的に接続することになり、
ビット線ＢＬの電位が容量Ｃ１の一対向電極の電位とな
る（Ｍ　Ｉ　Ｓ　トランジスタＭ１のオン抵抗を無視し
た場合）。そして、その電位がそのまま上記容量Ｃ１に
保持される。これが本実施例のデータの記憶動作となる
。

次に、読み出し動作の場合には、当初ビット線ＢＬの電
位は選択されていないワード線の電位と同電位である例
えば“Ｌ”　（ローレベル）とされており、この状態で
選択された出力用ワードｖＡＷＬ２のみが６Ｈ′″とな
る。この時、上記第２のＭＩｓトランジスタＭ２のゲー
トｇ２の電位は、記憶されたデータによって異なってお
り、上記微小な容量ＣＩの保持する電圧によって当該第
２のＭＩｓトランジスタＭ２は既にオン状態かオフ状態
にある。そこで、選択された出力用ワード線ＷＬ２の“
Ｈ”　（ハイレベル）がビット線ＢＬに伝わるか否かで
データに応じた出力がなされることになる。

以上のような動作を行う本実施例の半導体メモリ装置は
、データの記憶を行う容量Ｃ１の電荷が直接にビット線
ＢＬの電位を変動させる機構ではなく、上記容量ＣＩで
第２のＭｒＳトランジスタＭ２のゲート電圧を制御すれ
ばデータの読み出しが行われることになる。このため、
その容ｆｆ１ｃ１はゲート電圧を制御するに十分な容量
値を有するものであれば良く、その容量のサイズ等を小
さくして、メモリセルの微細化を図ることができる。

また、センスアンプの負担も少なくできる。

第２の実施例第２の実施例の半導体メモリ装置は、第２図に示すよう
に、第１の実施例の半導体メモリ装置のメモリセルの具
体的な構造の一例であり、積層構造によって、高集積化
を図ることができるものである。

まず、第２図を参照しながら、その構造について説明す
る０本実施例の半導体メモリ装置は、第２図に示すよう
に、半導体基板２０に形成された不純物領域２１．２２
を用いて第２のＭｉｓトランジスタが形成されており、
そのゲート２３と上記不純物領域２２から結晶成長した
半導体層２４に第１のＭＩＳトランジスタの不純物領域
２５゜２６およびチャンネル領域２７が形成される構□
造を有している。

詳しくは、Ｐ型のシリコン基板である半導体基板２０の
表面にＮ小型の高濃度不純物領域２１゜２２が形成され
ており、その高濃度不純物領域２１．２２の間のチャン
ネル領域上にはゲート酸化膜を介して例えば多結晶シリ
コン層等で形成されたゲート２３が形成されて第１のＭ
ＩＳトランジスタを構成している。上記高濃度不純物領
域２２には被覆する眉間絶縁層を開口して出力用ワード
線３０が接続されており、上記高濃度不純物領域２１に
は被覆する眉間絶縁層を開口して半導体層２４が接続さ
れている。

この半導体層２４は、例えば選択エピタキシャル成長層
であって、上記高濃度不純物領域２１から結晶成長した
層であり、さらに上記ゲート２３にも接続されている。

そして、上記層間絶縁石上では、横方向に成長したとこ
ろを利用して、第２のＭｉｓトランジスタのソース・ド
レイン領域である不純物領域２５．２６が形成され、そ
の不純物領域２５．２６の間のチャンネル領域２７上に
ゲート酸化膜を介してゲート２８が形成されて第２のＭ
ＩＳトランジスタが構成されている。

上記ゲート２８は、入力用ワード線と接続される層若し
くは入力用ワード線自体である。また、上記半導体層？
４には、上記不純物領域２５と接続するようにビット線
３１が形成されている。なお、データを記憶するための
容量は、不純物領域２６やゲート２３の寄生容量を利用
している。また、上記ビット線３１の長手方向は、上記
ワード線の長手方向と直角な方向である。

以上のような構造を有する本実施例の半導体メモリ装置
は、第１のＭＩＳトランジスタのチャンネル領域２７や
不純物領域２５．２６が選択エピタキシャル成長を用い
て形成され、しかもその選択エピタキシャル成長層であ
る半導体層２４は、第２のＭＩＳトランジスタ上に立体
的に形成されていることから、１つのメモリセル当たり
の占有面積を小さくすることができる。このため容量が
微小なもので十分であることとも相まって、微細化に有
利となる。

また、第１のＭＩＳトランジスタの位置からも明らかな
ようにα線に対しても強い構造となり、また、全体的或
いは部分的にＳｏｌ構造とすることもできる。

次に、本実施例をより明確にするために、その製造方法
について第３図ａ〜第３図Ｃを参照しながら説明する。

ｆａｔ　　まず、第３“図ａに示すように、Ｐ型のシリ
コン基板である半導体基板２０上にゲート酸化膜が形成
され、そのゲート酸化膜上に例えば多結晶シリコン層で
あるゲート２３がパターン形成される。

次に、上記ゲート２３とセルファラインで不純物が導入
され、ソース・ドレイン領域となる不純物領域２１．２
２が形成される０次に、全体的に眉間絶縁層３３が形成
され、この眉間絶縁層３３の上記不純物領域２１上には
開口部３４が形成され、上記ゲート２３上には開口部３
５が形成される。

これら開口部３４．３５の形成によって、それぞれ不純
物領域２１とゲート２３が露出することになる。

（ｂｌ　　次に、第３図すに示すように、選択エピタキ
シャル成長を行って、上記露出した不純物領域２１とゲ
ート２３とから、それぞれ半導体層２４を成長させる。

すると、半導体層２４が上記第２０Ｍ１ｓトランジスタ
の上部に形成されることとなり、このような立体構造と
することで素子の高集積化を図ることができる。

（Ｃ１次に、第３図Ｃに示すように、上記半導体層２４
をバターニングして、不純物領域２５．２６およびチャ
ンネル領域２７を形成すべき領域のみで残存させ、他を
除去する０次に、その表面を酸化してゲート酸化膜を形
成し、そのゲート酸化膜上に例えば入力用ワード線とし
て機能するゲート２８を形成する。このようなゲート２
８の形成後、当該ゲート２８とセルファラインで不純物
を導入して不純物領域２５．２６を形成する。この不純
物の導入によって、第２のＭＩＳトランジスタのゲート
２３と第１のＭＩＳトランジスタのソース・ドレイン領
域２６は接続し、この部分の寄生容量で十分な記憶およ
び読み出し・書き込みが行われることになる。また、不
純物領域２１は上記不純物領域２５と電気的に接続する
ため、これをビット線と接続させることで電荷の送受が
可能となる。

次に、ビット線を接続するための開口部や不純物領域２
２と出力用ワード線を接続するための開口部が形成され
、上述の第２図に示した構造の半導体メモリ装置が形成
されることになる。

上述のような構造を有する本実施例の半導体メモリ装置
の平面図を第４図に示す。

第４図に示すように、本実施例の半導体メモリ装置は、
不純物領域２１．２２及びゲート２３からなる第２のＭ
ＩＳトランジスタ上に、積層するかたちで不純物領域２
５．２６及びゲート２８第１のＭＩＳトランジスタが形
成されている。このため、１つのメモリセルの占有面積
は小さいものとなり、高集積化に有利である。

また、上記不純物領域２５．２６の形成される半導体層
２４は、例えば上述のような選択エピタキシャル成長に
より形成されたものであり、製造上も特に困難入く形成
できることになる。

また、上述のような読み出しや書き込み動作を行うこと
から、微細な容量で十分であり、一層の微細化を図るこ
とができる。

第３の実施例本実施例は、第２の実施例の半導体メモリ装置の変形例
であって、例えば第５図に示すような断面構造を有して
いる。

すなわち、本実施例の半導体メモリ装置は、第５図に示
すように、第１のＭＩＳトランジスタを構成するように
半導体基板５１の表面に不純物領域５２．５３を形成し
ており、その半導体基板５１の表面にはゲート酸化膜を
介して入力用ワード線として機能するゲート５４が形成
されている。

上記不純物領域５３の上部の一部は開口され、そこには
ビット線５５と接続する取り出し領域５６が形成されて
いる。この取り出し領域５６の途中からは、上記ゲート
５４の上部に層間絶縁層５７を介して積層するように半
導体層５８が形成されており、この半導体層５８には出
力用ワード線として用いられる不純物領域５９と取り出
し領域５６と接続する不純物領域６０が形成されて第２
のＭＩＳＩ−ランジスタが構成されている。上記不純物
領域５２の上部の一部は開口されて取り出し領域６１が
形成されている。この取り出し領域６１は、その上部で
横方向に延在され、上記半導体層５８の上記不純物領域
５９．６０の間のチャンネル領域６２に対向するように
形成されている。この延在されたチャンネル領域６２に
対向する領域がゲート６３として機能し、このゲート６
３等の微小な容量に電荷が蓄積され、それが上記半導体
層５８の部分で増幅されて、ビット線５５にデータが出
力されることになる。

このような構造によっても、同様に高密度でメモリセル
を配置することができ、メモリセルの高集積化を容量の
縮小化と相まって図ることができる。

第４の実施例第４の実施例の半導体メモリ装置は、第６図に示すよう
な平面レイアウトを有している。すなわち、第６図に示
すように、略コ字状の半導体層６５はビット線６４とコ
ンタクトホール６６で接続されており、そこからコンタ
クトホール６７の間で第１のＭＩＳトランジスタが形成
され、上記コンタクトホール６６から゛コンタクトホー
ル６８の間で第２のＭｒＳトランジスタが形成されてい
る。

上記第１のＭＩＳトランジスタのゲート６９は、コンタ
クトホール７０を介して入力用ワード線７１と接続して
おり、この人力用ワード線７１に選択信号が供給された
場合には、コンタクトホール６６．６７間が導通するこ
とになる。上記コンタクトホール６７は、第２のＭＩＳ
トランジスタのゲート７２と接続するためのものであり
、このゲート７２に電荷がデータとして記憶・保持され
る。

この第２のＭＩＳＩ−ランジスタのコンタクトホール６
８では出力用ワードＮＩＡ７３と上記半導体Ｎ６５が接
続される構造となっており、上記ゲート７２のデータに
よって、選択時に当該ワード線７３とビット線６４が導
通（非導通）してデータの読み出しが行われることにな
る。

このような平面上のパターンによっても、半導体メモリ
装置を構成することができ、２つのＭＩＳトランジスタ
を用いて、微細化を図った場合であっても誤動作のない
データの書き込みゃ読み出しが可能となる。

Ｈ８発明の効果本発明の半導体メモリ装置は、上述のように２つＭｉｓ
トランジスタを用いて微小な容量でも十分な読み出しや
書き込みが可能である。このため、メモリセルの占有面
積を縮小化することができ、高集積化に有利である。ま
た、その構造では、立体的な構造にすることも可能であ
り、立体化によって更に集積度を向上させることができ
る。また、立体化を図る際には、その製造上選択エビク
キシャル成長法を用いることかでき、特に立体化に好適
である。

【図面の簡単な説明】

第１図は本発明の半導体メモリ装置の一例を示す回路図
、第２図は本発明の半導体メモリ装置の他の具体的な一
例を示す断面図、第３図ａ〜第３図Ｃは上記本発明の半
導体メモリ装置の他の具体的な一例にかかる製造工程を
順に説明するためのそれぞれ断面図、第４図は上記本発
明の半導体メモリ装置の他の具体的な一例にかかる概略
平面図、第５図は本発明の半導体メモリ装置のさらに他
の一例を示す断面図、第６図は本発明の半導体メモリ装
置のまた更に他の一例にががる平面図である。また、第７図は従来の一般的な半導体メモリ装置の回路
図である。Ｍｌ・−・−・・−・・−・・・・・・・・−・−−−
−−−・−・第１のＭＩＳトランジスタＭ２　・・・−
・・・・・・・−一−−−−−−−−曲曲第２のＭＩＳ
トランジスタＣ１−・−・・・・・・・・−・・−・・
−・−・−・容量ＷＬＩ　　・・・・・−・−・−−−
−−−−−−−・・・・入力用ワード線ＷＬ２　　・・
・・−・・・−−一−−−−−−−−−−−・出力用ワ
ード線ＢＬ　　・・・・・・・・・・−・−・−−ｍ−
−−・・−・−−−−ヒント線ｇｌ、ｇ２　−・・・−
・−・−・・−・・・ゲート１１、　１２．　２１．　
２２−・・−・不純物領域特　許　出　願　人　　ソニ
ー株式会社代理人　　　弁理士　　　　　小泡　見回　
　　　　　　　　田村榮− 第１図第２図第５図第６図近αミ　久　４シリ第７図

Claims

【特許請求の範囲】入力用ワード線、出力用ワード線およびビット線がそれ
ぞれ接続される各メモリセルは、２つのＭＩＳトランジ
スタを有して構成され、第１のＭＩＳトランジスタは、そのゲートが上記入力用
ワード線に接続され、且つその一方のソース・ドレイン
領域が上記ビット線に接続されており、第２のＭＩＳトランジスタは、その一方のソース・ドレ
イン領域が上記ビット線と接続され、その他方のソース
・ドレイン領域が上記出力用ワード線に接続されており
、上記第１のＭＩＳトランジスタの他方のソース・ドレイ
ン領域が、上記第２のＭＩＳトランジスタのゲートに接
続されることを特徴とする半導体メモリ装置。