JPS63268386A - synchronization circuit - Google Patents
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- JPS63268386A JPS63268386A JP62102625A JP10262587A JPS63268386A JP S63268386 A JPS63268386 A JP S63268386A JP 62102625 A JP62102625 A JP 62102625A JP 10262587 A JP10262587 A JP 10262587A JP S63268386 A JPS63268386 A JP S63268386A
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Abstract
Description
【発明の詳細な説明】
【産業上の利用分野】
本発明は、ビデオ信号とサンプリングクロックとを同期
させる同期化回路に係り、特に高速なビデオ信号を量子
化するに好適な同期化回路に関する。
［従来の技術］
従来の方式は、特開昭５８−１６２８８号に記載のよう
に、供給されるビデオ信号との同期信号、すなわち水平
同期信号と供給されるサンプリングパルス信号の位相誤
差を検出し、前記位相誤差に応じて上記ビデオ信号の位
相をずらすことにより、ビデオ信号とサンプリンタパル
ス信号の同期を取るようになっていた。
［発明か解決しようとする問題点］
上記従来方法ては、供給されるビデオ信号の同期信号、
すなわち水平同期信号と、供給されるサンブリンクパル
ス信号の位相誤差を検出し、前記位相誤差に応してビデ
オ信号の位相をずらすことて、サンブリンクパルス信号
とビデオ信号の同期を取つているのて、水平同期信号と
ビデオ信号との位相誤差か一定である必要かある。
したかって、水平同期信号とビデオ信号との位相関係か
異なる装置て実施する場合１個々の装置て水平同期信号
とビデオ信号との位相誤差を考慮して、ビデオ信号の遅
延量を設定する必要があった。
以上により、本発明の目的は、水平同期信号とビデオ信
号との位相誤差に関係なく、ビデオ信号とサンプリング
パルス信号、すなわちサンプリングクロックとを同期さ
せることにある。
［問題点を解決するための手段］
上記目的を達成するために、本発明は、入力ビデオ信号
とサンプリングクロックとを同期させる同期化回路にお
いて、
上記ビデオ信号を受けて遅延量の異なる複数のビデオ信
号を出力する遅延手段と、
上記遅延量の異なる複数のビデオ信号と上記サンプリン
グクロックとの位相関係を検出す、る位相検出手段と、
該検出手段の検出結果に応じて予め定められた判定結果
を出力する位相判定手段と、
位相の異なる二つのサンプリングクロックを発生するサ
ンプリングクロック供給手段と、上記判定結果に応じて
、上記二つのサンプリングクロックの一方を上記サンプ
リングクロックとして選択出力するサンプリングクロッ
ク選択手段と
を備えるようにしたことを特徴とする。
本発明の一実施態様として、上記遅延手段は、直列接続
した２個の遅延回路を有し、非遅延の上記ビデオ信号と
ともに上記２個の遅延回路の両遅延ビデオ信号を出力す
るものである。
本発明の他の実施態様として、上記位相検出手段は、そ
れぞれ上記サンプリングクロックにしたがって上記複数
のビデオ信号をラッチする複数のフリップフロップを有
するものである。
本発明のさらに他の実施態様として、上記位相の異なる
二つのサンプリングクロックの位相差は、１８０°であ
る。
［作用１
サンプリングクロックとビデオ信号との位相のずれは、
上記従来の技術では、サンプリングクロ・ンクと水平同
期信号との位相のずれを検出することにより求めていた
が、本発明では、遅延量の異なる複数のビデオ信号を作
成して、これらの信号と二つの位相の異なるサンプリン
グクロックとの位相関係により直接水めるようにしたの
で、個々の装置での水平同期信号とビデオ信号との位相
誤差にかかわらず、確実にビデオ信号とサンプリングク
ロックとの位相を合わせることができる。
すなわち、本発明においては、遅延回路はビデオ信号に
遅延を与え、遅延量の異なる３種のビデオ信号と等価の
信号を生成し、位相検出部に出力する。
位相検出部は、遅延回路から出力される３種の等画信号
についてサンプリングクロックで位相状態を検出し、検
出結果を位相判定部に出力する。
位相判定部は位相検出部から入力される検出結果により
、次のサンプリングクロックの位相を決める判定を下し
、判定結果をサンプリングクロック選択部に出力する。
また、サンプリングクロック供給部は、周期の半周期ず
れて周波数がビデオ信号の画素クロックに等しいサンプ
リングクロックをサンプリングクロック選択部に供給す
る。
サンプリングクロック選択部は、位相判定部より入力さ
れる判定結果に応じて、サンブリンククロック供給部よ
り供給される二つのサンプリングを切換える。
以上、これらの動作からビデオ信号とサンプリングクロ
ックの位相誤差をサンプリングクロックの立上りごとに
検出して、前記位相誤差がある一定量を−超えた場合、
出力されているサンプリングクロックを切換えるタイミ
ングを変化させることにより、ビデオ信号とサンプリン
グクロックの位相誤差を補正して同期をさせる。
また、ごこては説明の都合上検出するタイミングを立上
りごとと限定したか、立下り時あるいは両方であっても
差し支えない。
［実施例］
以下、添付図面を参照しながら本発明の実施例について
詳細に説明する。
第１図は、本発明による同期化回路の一実施例のブロッ
ク図である。
第１図の同期化回路は、発振器１、サンプリン、グクロ
ツク生成回路２、遅延回路３および４、フリップフロッ
プ（以下、ＦＦと略す）５〜７、位相゛ｒｌ定回路８、
およびサンプリングクロック選択回路９からなる。
遅延回路３および４は遅延手段６０を構成し、ＦＦ５〜
７は位相検出手段８０を構成する。また、発振器１およ
びサンプリングクロック生成回路２はサンプリングクロ
ック供給手段７０を構成する。さらに１位相判定回路８
は位相判定手段を構成し、サンプリングクロック選択回
路９はサンプリングクロック選択手段を構成する。
発振器ｌは周波数１０５．８２８Ｍ Ｈ，の基本クロッ
クを発振する。サンプリングクロック生成回路２は、発
振器ｌの基本クロックからサンプリングクロックＣＫＩ
とサンプリングクロックＣＫ２を生成する。サンプリン
グクロックＣＫＩおよびサンプリングクロックＣＫ２は
、それぞれ周波数５２．９１４Ｍ Ｈ。
でデユーティ比ｌ：３のクロック信号であり、両者は互
いに位相が１８００ずれている。
遅延回路３は、入力端子２０から入力されるビデオ信号
に４．１７ｎ ｓの遅延を与えた信号ＬＶＩＤＥＯを出
力する。遅延回路４は、遅延回路３から出力されるＬＶ
Ｉ ＤＥＯを受けて、この信号に４・１２ｎｓの遅延を
与えた信号ＢＶＩＤＥＯを出力する。
ＦＦ５は、遅延回路４の出力であるＢＶＩＤＥＯをラッ
チし、ＦＦ６は遅延回路３の出力であるＬＶＩＤＥＯを
ラッチし、ＦＦ７はビデオ信号に何ら処理を行なってい
ないＦＶＩＤＥＯをラッチする。また、ＦＦ５．ＦＦ６
、ＦＦ７は、それぞれサンプリングクロックを受け、そ
の立上り時のＦＶＩＤＥＯ，ＬＶＩＤＥＯｌＢＶＩＤＥ
Ｏの位相を検出し、その検出結果はＢＤＡＴＡ、ＬＤＡ
ＴＡ、ＦＤＡＴＡとして位相判定回路８に対して出力さ
れる。
なお、出力端子２１には、入力ビデオ信号と等価でサン
プリングクロックと同期した信号ＬＤＡＴＡが出力され
る。
三つの信号ＢＤＡＴＡ、ＬＤＡＴＡ、ＦＤＡＴＡは、第
３図に示すように６通りのパターンのみしか取らない。
位相判定回路８は、ＦＦ５．ＦＦ６、ＦＦ７からの出力
であるＢＤＡＴＡ、ＬＤＡＴＡ、ＦＤＡＴＡを受けて第
３図に示す６通りのパターンと判定結果に従ってＢ判定
、Ｆ判定、Ｎ判定のいずれかの判定を下し、Ｂ判定のと
きＢ信号を出力し、Ｆ判定のときＦ信号を出力する。
サンプリングクロック選択回路９では、位相判定回路８
からＢ信号またはＦ信号が出力されたとき、サンプリン
グクロックＣＫｌとサンプリングクロックＣＫ２とを切
換える。例えば、Ｂ信号が出力された場合、サンプリン
グクロック選択回路９で選択されているサンプリングク
ロックＣＫＩまたはサンプリングクロックＣＫ２は、選
択されていないサンプリングクロックＣＫＩまたはサン
プリングクロックＣＫ２の立下りで、その選択されてい
ないサンプリングクロックへ切換わり、このサンプリン
グクロックが出力端子２２に出力されるとともに、ＦＦ
５、ＦＦ６およびＦＦ７に入力される。また、Ｆ信号が
入力された場合、サンプリングクロック選択回路９で選
択されているサンプリングクロックＣＫＩまたはサンプ
リングクロックＧＫ２は、その信号の立下りで、選択さ
れていないサンプリングクロックに切換わり、出力端子
２２に出力されるとともに、ＦＦ５．ＦＦ６およびＦＦ
７に入力される。
本実施例の動作を第２図および第３図により説明する。
第２図はビデオ信号とサンプリングクロックとの時間的
関係を示す同期化回路のタイミングチャートてあり、第
３図は位相判定回路の判定条件および結果を示す説明図
である。
まず、供給されたビデオ信号は、そのままＦＦ７に入力
されるＦＶ Ｉ ＤＥＯと、遅延回路３で４．１７ｎ
ｓのｊｆ！延を与えられＦＦ６に入力されるＬＶＩＤＥ
Ｏと、遅延回路３と遅延回路４で合計し８．３１ｎ ｓ
の遅延を与えられＦＦ５に入力されるＢＶＩＤＥＯとに
分けられ、第２図に示すような位相関係となる。
つぎに、ＦＦ５、ＦＦ６、ＦＦ７にラッチされたＢＶＩ
ＤＥＯとＬＶ Ｉ ＤＥＯとＦＶ Ｉ ＤＥＯは、第２
図に示す時刻ＴＩのとき、予めサンプリングクロック選
択回路９から出力されるサンプリングクロック（ここで
は例としてサンプリングクロックＣＫＩか選択されてい
るとする）の立上り３０て、位相状態か検出される。
すなわち、サンプリングクロックの位相状態が、第３図
の矢印４Ｚの場合と同じであり、矢印４３の場合に対応
するので、それぞれＢＤＡＴＡは“０”、ＬＤＡＴＡは
“Ｏ”、ＦＤＡＴＡは“１″となり、位相判定回路８に
入力される。
つぎに、位相判定回路８では入力されたＢＤＡＴＡ、Ｆ
ＤＡＴＡ、ＬＤＡＴＡから第３図に示す判定関係に従っ
てＦ判定となり、サンプリングクロック選択回路９にＦ
信号を出力する。
サンプリングクロック選択回路９では、入力されたＦ信
号により、第２図に示すサンプリングクロックＣＫＩの
時刻Ｔｌにおける立下り３１で、サンプリングクロック
をサンプリングクロックＣＫＩからサンプリングクロッ
クＣＫ２の３２に切換え、サンプリングクロックＣＫ２
を出力端子２２（第１図）から出力するとともに、ＦＦ
５、ＦＦ６、ＦＦ７に入力する。
また同様に、第２図に示すようにサンプリングクロック
ＣＫ２に切換えられた一サンプリングクロックの時刻Ｔ
２の立上り３３で１、ＦＦ５、ＦＦ６、ＦＦ７にラッチ
されているＢｖ■ＤＥＯ１ＬｖＩＤＥＯ，ＦＶＩＤＥＯ
の位相状態を検出する。すなわち、サンプリングクロッ
クとＢＶＩＤＥＯｌＬＶＩＤＥＯ，ＦＶＩＤＥＯの位相
状態が第３図の矢印４６の場合と同じであり、矢印４７
に対応するので、それぞれＢＤＡＴＡは“１”、ＬＤＡ
ＴＡは“１″、ＦＤＡＴＡは“ｌ”となる。
よって、つぎの位相判定回路８では入力されたＢＤＡＴ
Ａ、ＬＤＡＴＡ、ＦＤＡＴＡより第３図に示す判定関係
に従って、Ｎ判定となり何も出力されないので、次段の
サンプリングクロック選択回路９は、切換動作を行なわ
ない。
また、第２図の時刻ＴＩＯのとき、ＦＦ５．ＦＦ６、Ｆ
Ｆ７にラッチされたＢＶＩＤＥＯｌＬＶＩＤＥＯ，ＦＶ
ＩＤＥＯは、サンプリングクロック選択回路９から出力
されるサンプリングクロック（ここではサンプリングク
ロックＣに２とする）の立上り３４で、位相状態か検出
される。すなわち、サンプリングクロックの位相状態が
、第３図の矢印４４の場合と同じであり、矢印４５に対
応するので、それぞれＢＤＡＴＡは“０”、ＬＤＡＴＡ
は“°ｌ”、ＦＤＡＴＡは“１″となり、位相判定回路
８に入力される。
つぎに、位相判定回路８では、入力されたＢＤＡＴＡ、
ＬＤＡＴＡ、ＦＤＡＴＡより、第３図の判定関係に従い
Ｂ判定となり、サンプリングクロック選択回路９にＢ信
号を出力する。
よって、サンプリングクロック選択回路９では、入力さ
れたＢ信号により、第２図に示す選択されていないサン
プリングクロックＣＫＩの時刻Ｔ１１における立下り３
５、すなわちサンプリングクロックＣＫ２の３６のとき
にサンプリングクロックをサンプリングクロッククＣＫ
Ｉに切換え、サンプリングクロックＣＫＩを第１図の出
力端子２２に出力するとともに、ＦＦ５、ＦＦ６、ＦＦ
７に入力する。
以上、上記動作はすべてサンプリングクロックＣＫＩと
サンプリングクロックＣＫ２を取換えても動作し、サン
プリングクロックの立上りごとに繰り返される。
以上、本実施例によれば、水平同期信号とビデオ信号の
位相誤差に何ら関係なく、極めて周波数の高いビデオ信
号に対しても、その周波数とほぼ同等のサンプリングク
ロックで同期させることができる。
［発明の効果］
本発明のビデオ信号とサンプリングクロックとの同期化
回路によれば、水平同期信号とビデオ信号の位相誤差を
考慮することなく、ビデオ信号とサンプリングクロック
との同期を取れるようにしたので、水平同期信号とサン
プリングクロックの位相誤差が異なる装置においても、
何ら回路に変更する必要かないという効果がある。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a synchronization circuit that synchronizes a video signal and a sampling clock, and particularly to a synchronization circuit suitable for quantizing a high-speed video signal. [Prior Art] As described in Japanese Unexamined Patent Publication No. 16288/1988, the conventional method detects a phase error between a synchronization signal with a supplied video signal, that is, a horizontal synchronization signal, and a supplied sampling pulse signal. By shifting the phase of the video signal according to the phase error, the video signal and the sampler pulse signal are synchronized. [Problems to be solved by the invention] In the above conventional method, the synchronization signal of the supplied video signal,
In other words, the sunblink pulse signal and the video signal are synchronized by detecting the phase error between the horizontal synchronizing signal and the supplied sunblink pulse signal and shifting the phase of the video signal according to the phase error. Therefore, does the phase error between the horizontal synchronizing signal and the video signal need to be constant? Therefore, if the phase relationship between the horizontal synchronization signal and the video signal is different, it is necessary to set the delay amount of the video signal in consideration of the phase error between the horizontal synchronization signal and the video signal for each individual device. there were. As described above, an object of the present invention is to synchronize a video signal and a sampling pulse signal, that is, a sampling clock, regardless of the phase error between the horizontal synchronization signal and the video signal. [Means for Solving the Problems] In order to achieve the above object, the present invention provides a synchronization circuit that synchronizes an input video signal and a sampling clock. a delay means for outputting a signal; a phase detection means for detecting a phase relationship between the plurality of video signals having different delay amounts and the sampling clock; and a predetermined determination result according to the detection result of the detection means. a sampling clock supply means that generates two sampling clocks having different phases; and a sampling clock selection means that selects and outputs one of the two sampling clocks as the sampling clock according to the determination result. It is characterized by having the following. In one embodiment of the present invention, the delay means has two delay circuits connected in series, and outputs both delayed video signals of the two delay circuits together with the non-delayed video signal. In another embodiment of the present invention, the phase detection means includes a plurality of flip-flops each latching the plurality of video signals according to the sampling clock. In yet another embodiment of the present invention, the phase difference between the two sampling clocks having different phases is 180°. [Effect 1: The phase difference between the sampling clock and the video signal is
In the conventional technology described above, the determination was made by detecting the phase shift between the sampling clock and the horizontal synchronization signal, but in the present invention, multiple video signals with different amounts of delay are created and these signals and Since the phase relationship between the two sampling clocks with different phases allows direct water to be detected, the phase between the video signal and the sampling clock can be reliably maintained, regardless of the phase error between the horizontal synchronization signal and the video signal in each device. can be matched. That is, in the present invention, the delay circuit delays the video signal, generates signals equivalent to three types of video signals having different amounts of delay, and outputs the signals to the phase detection section. The phase detection section detects the phase state of the three types of equal image signals outputted from the delay circuit using a sampling clock, and outputs the detection result to the phase determination section. The phase determination section makes a determination to determine the phase of the next sampling clock based on the detection result input from the phase detection section, and outputs the determination result to the sampling clock selection section. Further, the sampling clock supply section supplies the sampling clock selection section with a sampling clock whose frequency is equal to the pixel clock of the video signal and is shifted by half a period. The sampling clock selection section switches between two samplings supplied from the sample link clock supply section according to the determination result inputted from the phase determination section. As described above, from these operations, the phase error between the video signal and the sampling clock is detected at each rising edge of the sampling clock, and if the phase error exceeds a certain amount,
By changing the timing of switching the output sampling clock, the phase error between the video signal and the sampling clock is corrected and synchronized. Furthermore, for convenience of explanation, the timing of detection of the iron is limited to every rising edge, or every falling edge, or both. [Embodiments] Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is a block diagram of one embodiment of a synchronization circuit according to the present invention. The synchronization circuit in FIG. 1 includes an oscillator 1, a sampling and clock generation circuit 2, delay circuits 3 and 4, flip-flops (hereinafter abbreviated as FF) 5 to 7, a phase rl constant circuit 8,
and a sampling clock selection circuit 9. Delay circuits 3 and 4 constitute delay means 60, and FF5 to
7 constitutes a phase detection means 80. Further, the oscillator 1 and the sampling clock generation circuit 2 constitute a sampling clock supply means 70. Furthermore, one phase determination circuit 8
constitutes a phase determination means, and the sampling clock selection circuit 9 constitutes a sampling clock selection means. Oscillator l oscillates a basic clock with a frequency of 105.828 MH. The sampling clock generation circuit 2 generates a sampling clock CKI from the basic clock of the oscillator l.
and generates a sampling clock CK2. The sampling clock CKI and the sampling clock CK2 each have a frequency of 52.914 MH. These are clock signals with a duty ratio of 1:3, and both are out of phase with each other by 1800 degrees. The delay circuit 3 outputs a signal LVIDEO obtained by adding a delay of 4.17 ns to the video signal input from the input terminal 20. The delay circuit 4 receives the LV output from the delay circuit 3.
Upon receiving IDEO, it outputs a signal BVIDEO, which is a signal delayed by 4.12 ns. FF5 latches BVIDEO, which is the output of the delay circuit 4, FF6 latches LVIDEO, which is the output of the delay circuit 3, and FF7 latches FVIDEO, which does not perform any processing on the video signal. Also, FF5. FF6
, FF7 each receive the sampling clock, and the FVIDEO, LVIDEOlBVIDE at the rising edge of the sampling clock.
Detect the phase of O, and the detection result is BDATA, LDA
The signals are outputted to the phase determination circuit 8 as TA and FDATA. Note that a signal LDATA equivalent to the input video signal and synchronized with the sampling clock is output to the output terminal 21. The three signals BDATA, LDATA, and FDATA take only six patterns as shown in FIG. The phase determination circuit 8 includes FF5. Upon receiving the outputs BDATA, LDATA, and FDATA from FF6 and FF7, one of B, F, and N judgments is made according to the six patterns and judgment results shown in Figure 3, and when B judgment is made, A B signal is output, and an F signal is output when an F judgment is made. In the sampling clock selection circuit 9, the phase determination circuit 8
When the B signal or the F signal is output from the sampling clock CK1 and the sampling clock CK2, the sampling clock CK1 and the sampling clock CK2 are switched. For example, when the B signal is output, the sampling clock CKI or sampling clock CK2 selected by the sampling clock selection circuit 9 is switched to the unselected sampling clock CKI or sampling clock CK2 at the falling edge of the unselected sampling clock CKI or sampling clock CK2. Switching to the sampling clock, this sampling clock is output to the output terminal 22, and the FF
5, input to FF6 and FF7. Furthermore, when the F signal is input, the sampling clock CKI or sampling clock GK2 selected by the sampling clock selection circuit 9 is switched to the unselected sampling clock at the falling edge of the signal, and the output terminal 22 is At the same time, FF5. FF6 and FF
7 is input. The operation of this embodiment will be explained with reference to FIGS. 2 and 3. FIG. 2 is a timing chart of the synchronization circuit showing the temporal relationship between the video signal and the sampling clock, and FIG. 3 is an explanatory diagram showing the judgment conditions and results of the phase judgment circuit. First, the supplied video signal is input to FF7 as it is, FV I DEO, and delay circuit 3 converts the signal to 4.17n.
jf of s! LVIDE given delay and input to FF6
The total of O, delay circuit 3 and delay circuit 4 is 8.31ns
and BVIDEO, which is given a delay of Next, the BVI latched to FF5, FF6, and FF7
DEO and LV I DEO and FVI DEO are the 2nd
At time TI shown in the figure, the phase state is detected at the rising edge 30 of the sampling clock output from the sampling clock selection circuit 9 (here, it is assumed that the sampling clock CKI has been selected as an example). That is, the phase state of the sampling clock is the same as in the case of arrow 4Z in FIG. 3, which corresponds to the case of arrow 43, so BDATA is "0", LDATA is "O", and FDATA is "1", respectively. , are input to the phase determination circuit 8. Next, in the phase determination circuit 8, the input BDATA, F
According to the determination relationship shown in FIG. 3 from DATA and LDATA, the F determination is made, and the F
Output a signal. In response to the input F signal, the sampling clock selection circuit 9 switches the sampling clock from the sampling clock CKI to the sampling clock CK2 at the falling edge 31 at time Tl of the sampling clock CKI shown in FIG.
is output from the output terminal 22 (Fig. 1), and the FF
5. Input to FF6 and FF7. Similarly, as shown in FIG. 2, the time T of one sampling clock switched to the sampling clock CK2.
Bv■DEO1LvIDEO,FVIDEO latched to 1, FF5, FF6, and FF7 at the rising edge of 2 (33)
Detect the phase state of That is, the phase states of the sampling clock and BVIDEOlLVIDEO, FVIDEO are the same as in the case of arrow 46 in FIG.
, BDATA is “1” and LDA is “1”, respectively.
TA becomes "1" and FDATA becomes "l". Therefore, in the next phase determination circuit 8, the input BDAT
According to the determination relationship shown in FIG. 3 from A, LDATA, and FDATA, an N determination is made and nothing is output, so the sampling clock selection circuit 9 at the next stage does not perform a switching operation. Also, at time TIO in FIG. 2, FF5. FF6,F
BVIDEOlLVIDEO, FV latched to F7
The phase state of IDEO is detected at the rising edge 34 of the sampling clock output from the sampling clock selection circuit 9 (here, the sampling clock C is set to 2). That is, the phase state of the sampling clock is the same as in the case of arrow 44 in FIG. 3 and corresponds to arrow 45, so BDATA is "0" and LDATA is "0", respectively.
is “°l” and FDATA is “1”, which are input to the phase determination circuit 8. Next, in the phase determination circuit 8, the input BDATA,
Based on LDATA and FDATA, a B determination is made according to the determination relationship shown in FIG. 3, and a B signal is output to the sampling clock selection circuit 9. Therefore, in the sampling clock selection circuit 9, the falling edge 3 at time T11 of the unselected sampling clock CKI shown in FIG. 2 is determined by the input B signal.
5, that is, when the sampling clock CK2 is 36, the sampling clock is set to the sampling clock CK2.
I, the sampling clock CKI is output to the output terminal 22 in Fig. 1, and FF5, FF6, FF
Enter 7. All of the above operations operate even if the sampling clock CKI and the sampling clock CK2 are replaced, and are repeated every time the sampling clock rises. As described above, according to this embodiment, it is possible to synchronize even a very high frequency video signal with a sampling clock substantially equal to the frequency, regardless of the phase error between the horizontal synchronization signal and the video signal. [Effects of the Invention] According to the video signal and sampling clock synchronization circuit of the present invention, it is possible to synchronize the video signal and the sampling clock without considering the phase error between the horizontal synchronization signal and the video signal. Therefore, even in devices where the horizontal synchronization signal and sampling clock have different phase errors,
This has the advantage that there is no need to make any changes to the circuit.
第１図は本発明の一実施例のブロック図、第２図は本発
明のブロック図上の各信号のタイミングチャート、第３
図はＢＶＩＤＥＯ，ＬＶＩＤＥｏ、ＦＶ Ｉ ＤＥＯと
サンプリングクロックとの位相関係を説明するための説
明図である。
ｌ・・・発振器、２・・・サンプリングクロック生成回
路、３．４−・・遅延回路、５，６．７・・・ＦＦ。
８・・・位相判定回路、９・・・サンプリングクロック
選択回路、２０・・・入力端子、２１・・・出力端子、
２２−・・出力端子。
出願人 株式会社 日 立製作所
代理人 弁理士 富 １）和 子
第３図FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a timing chart of each signal on the block diagram of the present invention, and FIG.
The figure is an explanatory diagram for explaining the phase relationship between BVIDEO, LVIDEo, FVI DEO and the sampling clock. l... Oscillator, 2... Sampling clock generation circuit, 3.4-... Delay circuit, 5, 6.7... FF. 8... Phase determination circuit, 9... Sampling clock selection circuit, 20... Input terminal, 21... Output terminal,
22--Output terminal. Applicant Hitachi, Ltd. Representative Patent Attorney Tomi 1) Kazuko Figure 3
Claims (1)
せる同期化回路において、 上記ビデオ信号を受けて遅延量の異なる複数のビデオ信
号を出力する遅延手段と、 上記遅延量の異なる複数のビデオ信号と上記サンプリン
グクロックとの位相関係を検出する位相検出手段と、 該検出手段の検出結果に応じて予め定められた判定結果
を出力する位相判定手段と、 位相の異なる二つのサンプリングクロックを発生するサ
ンプリングクロック供給手段と、上記判定結果に応じて
、上記二つのサンプリングクロックの一方を上記サンプ
リングクロックとして選択出力するサンプリングクロッ
ク選択手段と を備えたことを特徴とする同期化回路。 ２、上記遅延手段は、直列接続した２個の遅延回路を有
し、非遅延の上記ビデオ信号とともに上記２個の遅延回
路の両遅延ビデオ信号を出力する特許請求の範囲第１項
記載の同期化回路。 ３、上記位相検出手段は、それぞれ上記サンプリングク
ロックにしたがって上記複数のビデオ信号をラッチする
複数のフリップフロップを有する特許請求の範囲第１項
記載の同期化回路。 ４、上記位相の異なる二つのサンプリングクロックの位
相差は、１８０°である特許請求の範囲第１項記載の同
期化回路。[Scope of Claims] 1. In a synchronization circuit that synchronizes an input video signal and a sampling clock, a delay means that receives the video signal and outputs a plurality of video signals with different amounts of delay; and a plurality of video signals with different amounts of delay. phase detection means for detecting the phase relationship between the video signal of the video signal and the sampling clock; a phase determination means for outputting a predetermined judgment result according to the detection result of the detection means; and two sampling clocks having different phases. A synchronization circuit characterized in that it comprises a sampling clock supplying means for generating a sampling clock, and a sampling clock selection means for selectively outputting one of the two sampling clocks as the sampling clock according to the determination result. 2. The synchronization system according to claim 1, wherein the delay means has two delay circuits connected in series, and outputs both delayed video signals of the two delay circuits together with the non-delayed video signal. circuit. 3. The synchronization circuit according to claim 1, wherein the phase detection means includes a plurality of flip-flops each latching the plurality of video signals according to the sampling clock. 4. The synchronization circuit according to claim 1, wherein the phase difference between the two sampling clocks having different phases is 180°.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10262587A JP2642100B2 (en) | 1987-04-24 | 1987-04-24 | Synchronization circuit |
| US07/184,394 US4943857A (en) | 1987-04-24 | 1988-04-21 | Synchronizing circuit for an external signal and an internal sampling clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10262587A JP2642100B2 (en) | 1987-04-24 | 1987-04-24 | Synchronization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63268386A true JPS63268386A (en) | 1988-11-07 |
| JP2642100B2 JP2642100B2 (en) | 1997-08-20 |
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ID=14332422
Family Applications (1)
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|---|---|---|---|
| JP10262587A Expired - Fee Related JP2642100B2 (en) | 1987-04-24 | 1987-04-24 | Synchronization circuit |
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| Country | Link |
|---|---|
| JP (1) | JP2642100B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047118A (en) * | 2006-08-15 | 2008-02-28 | Qimonda Ag | Method and apparatus for checking the position of receive window |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5438718A (en) * | 1977-09-01 | 1979-03-23 | Hitachi Denshi Ltd | Sampling system for composite video signal |
| JPS5816288A (en) * | 1981-07-22 | 1983-01-29 | 神鋼電機株式会社 | Synchronization of video signal and sampling pulse signal |
-
1987
- 1987-04-24 JP JP10262587A patent/JP2642100B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5438718A (en) * | 1977-09-01 | 1979-03-23 | Hitachi Denshi Ltd | Sampling system for composite video signal |
| JPS5816288A (en) * | 1981-07-22 | 1983-01-29 | 神鋼電機株式会社 | Synchronization of video signal and sampling pulse signal |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047118A (en) * | 2006-08-15 | 2008-02-28 | Qimonda Ag | Method and apparatus for checking the position of receive window |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2642100B2 (en) | 1997-08-20 |
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