JPS6326897B2 - - Google Patents
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- JPS6326897B2 JPS6326897B2 JP54050331A JP5033179A JPS6326897B2 JP S6326897 B2 JPS6326897 B2 JP S6326897B2 JP 54050331 A JP54050331 A JP 54050331A JP 5033179 A JP5033179 A JP 5033179A JP S6326897 B2 JPS6326897 B2 JP S6326897B2
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/12—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by switched stationary formation of lamps, photocells or light relays
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Description
【発明の詳細な説明】
本発明は直並列信号変換器に係り、特に、画素
数の多いマトリクス表示装置に用いるに好適な直
並列信号変換器に関する。
数の多いマトリクス表示装置に用いるに好適な直
並列信号変換器に関する。
マトリクス表示装置の表示には、プラズマ、エ
レクトロルミネツセンス、液晶等を用いたものが
ある。このうち、液晶はそれ自身ではほとんど電
力を消費しないので、駆動回路を適切に選べば極
めて低電力の表示装置が可能になる。したがつ
て、液晶表示装置の駆動回路は消費電力が少ない
という特徴を持つCMOS−IC（相補型MOS集積回
路）で構成しており、従来の小規模な液晶表示装
置は数ミリワツト以下で動作できた。
レクトロルミネツセンス、液晶等を用いたものが
ある。このうち、液晶はそれ自身ではほとんど電
力を消費しないので、駆動回路を適切に選べば極
めて低電力の表示装置が可能になる。したがつ
て、液晶表示装置の駆動回路は消費電力が少ない
という特徴を持つCMOS−IC（相補型MOS集積回
路）で構成しており、従来の小規模な液晶表示装
置は数ミリワツト以下で動作できた。
しかしながら、画素数の多い表示装置（たとえ
ばテレビ画像の表示等）になると駆動回路の消費
電力が急上昇し、液晶を用いた場合でも表示装置
の電力は数ワツトになるという問題があつた。
ばテレビ画像の表示等）になると駆動回路の消費
電力が急上昇し、液晶を用いた場合でも表示装置
の電力は数ワツトになるという問題があつた。
第１図は従来のマトリクス表示装置のブロツク
図であり、第２図は第１図の装置の各部動作波形
図である。
図であり、第２図は第１図の装置の各部動作波形
図である。
第１図においてマトリクス表示装置は、タイミ
ング制御回路１、AD変換器２、直並列信号変換
器を含んだラインメモリ３、走査回路４、列電極
駆動回路５、表示パネルDPより成る。第１図に
おいて映像信号Ｖはテレビ受像機、VTR、テレ
ビカメラ等から本表示装置に供給される信号であ
る。タイミング制御回路１は映像信号Ｖより同期
信号を分離し、これに基づいて各部の動作に必要
な制御信号を発生して供給する。このうち、ライ
ンメモリ３に供給されるものは第２図に波形を示
した書込信号CPSRとラツチ信号CPLRである。
ング制御回路１、AD変換器２、直並列信号変換
器を含んだラインメモリ３、走査回路４、列電極
駆動回路５、表示パネルDPより成る。第１図に
おいて映像信号Ｖはテレビ受像機、VTR、テレ
ビカメラ等から本表示装置に供給される信号であ
る。タイミング制御回路１は映像信号Ｖより同期
信号を分離し、これに基づいて各部の動作に必要
な制御信号を発生して供給する。このうち、ライ
ンメモリ３に供給されるものは第２図に波形を示
した書込信号CPSRとラツチ信号CPLRである。
映像信号ＶはさらにAD変換回路２に入力し、
所定の周波数（例えば8MHz）でサンプリングし
てｌビツト（通常４〜８ビツト）のデジタルの画
像データ信号DVに変換する。この画像データ信
号DVはラインメモリ３に供給し、映像信号Ｖの
走査線１本分の情報をラインメモリ３に記憶させ
る。ここで、走査線１本の期間はサンプリング周
波数が8MHzの場合63.5μsであり、これを第２図
のごとく1Hと表す。前述のごとく8MHzのサンプ
リング周波数でAD変換した場合、1Hの間に508
回のサンプリングが行われるが、このうちの水平
帰線期間を除くと表示すべきデータは1H当りｎ
＝340語である。
所定の周波数（例えば8MHz）でサンプリングし
てｌビツト（通常４〜８ビツト）のデジタルの画
像データ信号DVに変換する。この画像データ信
号DVはラインメモリ３に供給し、映像信号Ｖの
走査線１本分の情報をラインメモリ３に記憶させ
る。ここで、走査線１本の期間はサンプリング周
波数が8MHzの場合63.5μsであり、これを第２図
のごとく1Hと表す。前述のごとく8MHzのサンプ
リング周波数でAD変換した場合、1Hの間に508
回のサンプリングが行われるが、このうちの水平
帰線期間を除くと表示すべきデータは1H当りｎ
＝340語である。
ラインメモリ３はｎ語×ｌビツトの容量があ
り、前記書込信号CPSRに同期して画像データ信
号DVを書込む。また、ラインメモリ３に書込ま
れた走査線１本のデータは前記ラツチ信号CPLR
に同期して次の1Hの間に外部に出力される。こ
の出力は輝度指令信号DY1〜DYoであり（各DYj
はｌビツト）、列電極駆動回路５に入力する。
り、前記書込信号CPSRに同期して画像データ信
号DVを書込む。また、ラインメモリ３に書込ま
れた走査線１本のデータは前記ラツチ信号CPLR
に同期して次の1Hの間に外部に出力される。こ
の出力は輝度指令信号DY1〜DYoであり（各DYj
はｌビツト）、列電極駆動回路５に入力する。
列電極駆動回路５ではｌビツトの信号DYjから
表示パネルDPの列電極Yj（ｊ＝１〜ｎ）を駆動
する信号を作り、表示パネルDPの明るさを制御
する。
表示パネルDPの列電極Yj（ｊ＝１〜ｎ）を駆動
する信号を作り、表示パネルDPの明るさを制御
する。
走査回路４は表示パネルDPの行電極Xi（ｉ＝１
〜ｍ）のうちの一つを選択状態に、残りを非選択
状態にするごとき信号を各Xiに印加し、該選択状
態を1H毎に切換えて表示パネルDPの走査を行
う。
〜ｍ）のうちの一つを選択状態に、残りを非選択
状態にするごとき信号を各Xiに印加し、該選択状
態を1H毎に切換えて表示パネルDPの走査を行
う。
第３図は従来の直並列信号変換器を含んで構成
されたラインメモリ３のブロツク図を示すもので
あり、第４図はｌ＝４の場合における一部分の詳
細ブロツク図である。ラインメモリ３は第３図に
示すように、シフトレジスタ３１とラツチレジス
タ３２とから構成される。シフトレジスタ３１は
第４図に示すようにフリツプフロツプ３１１〜1〜
３１１〜4，３１２〜1〜３１２〜4，……３１n〜1〜
３１n〜4より構成され、一本の長さがｎビツトの
ものがｌ本並んでおり、各々の左端のフリツプフ
ロツプ３１１〜1〜３１１〜4のデータ入力端子Ｄに
はデータ入力として、ｌビツトの画像データ信号
DVの一つを接続する。また、全フリツプフロツ
プのクロツク端子には書込信号CPSRが接続さ
れ、1H当り２回のシフト動作が行われる。ここ
で、最初の一画素分の駆動はフリツプフロツプ３
１１〜1〜３１１〜4が担当し、以後次の一列のフリ
ツプフロツプ４個に移る。このようにして、画像
データ信号DVはシフトレジスタ３１の左側から
右側へ順次書込まれてゆく。
されたラインメモリ３のブロツク図を示すもので
あり、第４図はｌ＝４の場合における一部分の詳
細ブロツク図である。ラインメモリ３は第３図に
示すように、シフトレジスタ３１とラツチレジス
タ３２とから構成される。シフトレジスタ３１は
第４図に示すようにフリツプフロツプ３１１〜1〜
３１１〜4，３１２〜1〜３１２〜4，……３１n〜1〜
３１n〜4より構成され、一本の長さがｎビツトの
ものがｌ本並んでおり、各々の左端のフリツプフ
ロツプ３１１〜1〜３１１〜4のデータ入力端子Ｄに
はデータ入力として、ｌビツトの画像データ信号
DVの一つを接続する。また、全フリツプフロツ
プのクロツク端子には書込信号CPSRが接続さ
れ、1H当り２回のシフト動作が行われる。ここ
で、最初の一画素分の駆動はフリツプフロツプ３
１１〜1〜３１１〜4が担当し、以後次の一列のフリ
ツプフロツプ４個に移る。このようにして、画像
データ信号DVはシフトレジスタ３１の左側から
右側へ順次書込まれてゆく。
総数（ｌ×ｎ）ビツトのシフトレジスタ３１１
〜1〜３１n4の出力Ｑは同数のビツト数のフリツプ
フロツプ３２１，３２２，３２３……３２ｎを有
して構成されるラツチレジスタ３２に送られる。
フリツプフロツプ３２１〜３２ｎのクロツク端子
CPにはラツチ信号CPLRが接続されており、シ
フトレジスタ３１に書込んだデータを次の1Hの
間保持する。ラツチレジスタ３２の出力は輝度指
令信号DY1〜DYo（各DYjはDYj1〜DYjlのｌビツ
ト）となる。
〜1〜３１n4の出力Ｑは同数のビツト数のフリツプ
フロツプ３２１，３２２，３２３……３２ｎを有
して構成されるラツチレジスタ３２に送られる。
フリツプフロツプ３２１〜３２ｎのクロツク端子
CPにはラツチ信号CPLRが接続されており、シ
フトレジスタ３１に書込んだデータを次の1Hの
間保持する。ラツチレジスタ３２の出力は輝度指
令信号DY1〜DYo（各DYjはDYj1〜DYjlのｌビツ
ト）となる。
さて、公知のごとくCMOS−ICは静止時の消
費電力は極めて少なく、スイツチングの瞬間のみ
一定のエネルギーを消費する。そして、本例のよ
うな表示装置においては、ラインメモリ内のシフ
トレジスタが回路数が多く（ｎ＝340、ｌ＝４の
ときｎ×ｌ＝1340個のフリツプフロツプ）、8MHz
というような高周波で動作するため、最も消費電
力が大きく、次式であらわされる。
費電力は極めて少なく、スイツチングの瞬間のみ
一定のエネルギーを消費する。そして、本例のよ
うな表示装置においては、ラインメモリ内のシフ
トレジスタが回路数が多く（ｎ＝340、ｌ＝４の
ときｎ×ｌ＝1340個のフリツプフロツプ）、8MHz
というような高周波で動作するため、最も消費電
力が大きく、次式であらわされる。
Ｐ＝EFN／Ｈ＝Eln2／Ｈ ……(1)
ここで、
Ｐ：ラインメモリの消費電力
Ｅ：１ビツトのフリツプフロツプが１回動作する
に要するエネルギー Ｈ：１行の走査期間＝63.5μs Ｆ：1H中の書込回数＝ｎ Ｎ：１回の書込みで動作するフリツプフロツプの
ビツト数＝ｎ・ｌ 以上のように、従来における直並列信号変換器
は、極めて消費電力の大きいものであつた。
に要するエネルギー Ｈ：１行の走査期間＝63.5μs Ｆ：1H中の書込回数＝ｎ Ｎ：１回の書込みで動作するフリツプフロツプの
ビツト数＝ｎ・ｌ 以上のように、従来における直並列信号変換器
は、極めて消費電力の大きいものであつた。
本発明の目的は、消費電力の少ないマトリクス
表示装置用直並列信号変換器を提供するにある。
表示装置用直並列信号変換器を提供するにある。
本発明は、従来の駆動回路の消費電力を解析し
た結果、表示内容を記憶するところのラインメモ
リの書込み時に、ラインメモリの一部分のみを動
作させ、他の大部分を休ませておくことが有効で
あることを明らかにし、これに従つてラインメモ
リを必要最小部分のみが動作するごとく構成した
ものである。
た結果、表示内容を記憶するところのラインメモ
リの書込み時に、ラインメモリの一部分のみを動
作させ、他の大部分を休ませておくことが有効で
あることを明らかにし、これに従つてラインメモ
リを必要最小部分のみが動作するごとく構成した
ものである。
第５図は本発明を適用するに最適な表示装置の
ブロツク図である。
ブロツク図である。
表示装置は、直並列信号変換器１０とラツチレ
ジスタ（LR）２０とから構成される。直並列信
号変換器１０は、アドレスカウンタ（CN）１
１、下位アドレスデコーダ（DCL）１２、上位
アドレスデコーダ（DCH）１３、メモリセル部
（MC）１４より成る。下位アドレスデコーダ１
２と上位アドレスデコーダ１３とメモリセル部１
４とはRAM（ランダムアクセスメモリ）部１６
を構成する。
ジスタ（LR）２０とから構成される。直並列信
号変換器１０は、アドレスカウンタ（CN）１
１、下位アドレスデコーダ（DCL）１２、上位
アドレスデコーダ（DCH）１３、メモリセル部
（MC）１４より成る。下位アドレスデコーダ１
２と上位アドレスデコーダ１３とメモリセル部１
４とはRAM（ランダムアクセスメモリ）部１６
を構成する。
第５図において、書込信号CPSRはCN1〜CN9
よりなる９ビツトのアドレスカウンタ１１に入力
し、９ビツトのアドレス信号A1〜A9を発生する。
ここで、アドレスカウンタ１１のビツト数は一般
にlog2nだけ必要であり、ｎ＝340の場合は本例の
ごとく９ビツトになる。
よりなる９ビツトのアドレスカウンタ１１に入力
し、９ビツトのアドレス信号A1〜A9を発生する。
ここで、アドレスカウンタ１１のビツト数は一般
にlog2nだけ必要であり、ｎ＝340の場合は本例の
ごとく９ビツトになる。
次に、同図におけるRAM部１６はランダムア
クセスメモリに類似した半導体メモリであり、ア
ドレスデコーダDC（下位アドレスデコーダ１２＋
上位アドレスデコーダ１３）とメモリセル部１４
より成る。メモリセル部１４内にはメモリ容量に
等しいｌ×ｎ個のメモリセルが行列状に並んでお
り、ほぼ√×本の行ドライブ信号DDと同数
の列ドライブ信号DHの組合せにより任意のセル
に書込むことができる。
クセスメモリに類似した半導体メモリであり、ア
ドレスデコーダDC（下位アドレスデコーダ１２＋
上位アドレスデコーダ１３）とメモリセル部１４
より成る。メモリセル部１４内にはメモリ容量に
等しいｌ×ｎ個のメモリセルが行列状に並んでお
り、ほぼ√×本の行ドライブ信号DDと同数
の列ドライブ信号DHの組合せにより任意のセル
に書込むことができる。
このドライブ信号を作るために、前記アドレス
デコーダDCは前記アドレス信号の上位A4〜A9を
入力してデコードし√×本の列ドライブ信号
DHを発生する上位アドレスデコーダ１３と、下
位アドレスA1〜A3およびｌ本（４本）の画像デ
ータ信号DVを入力して行ドライブ信号DDを発
生する下位アドレスデコーダ１２を含んでいる。
デコーダDCは前記アドレス信号の上位A4〜A9を
入力してデコードし√×本の列ドライブ信号
DHを発生する上位アドレスデコーダ１３と、下
位アドレスA1〜A3およびｌ本（４本）の画像デ
ータ信号DVを入力して行ドライブ信号DDを発
生する下位アドレスデコーダ１２を含んでいる。
また、ｌ×ｎビツトのメモリセル部１４の出力
は同数のビツト数を有するラツチレジスタ２０に
入力している。ここで、該ラツチレジスタのクロ
ツク入力としてラツチ信号CPLRを用いる。ラツ
チレジスタ２０の出力は輝度指令信号DY1〜DYo
（各DYjはｌビツト）とする。
は同数のビツト数を有するラツチレジスタ２０に
入力している。ここで、該ラツチレジスタのクロ
ツク入力としてラツチ信号CPLRを用いる。ラツ
チレジスタ２０の出力は輝度指令信号DY1〜DYo
（各DYjはｌビツト）とする。
第６図は第５図に示したラインメモリの一部を
さらに詳しく示したものである。本図では説明を
わかり易くするためにｌ＝４、ｎ＝64とする。
（また、説明の都合上２画素分のみのメモリ部を
示している。）この場合、アドレス信号はA1〜A6
の６ビツトであり、このうち上位ビツトのA3〜
A6を上位アドレスデコーダ１３に入力する。上
位アドレスデコーダ１３では、これをデコードし
て16本の列ドライブ信号DH1〜DH16の１本を
“１”に、残りを“０”にする。
さらに詳しく示したものである。本図では説明を
わかり易くするためにｌ＝４、ｎ＝64とする。
（また、説明の都合上２画素分のみのメモリ部を
示している。）この場合、アドレス信号はA1〜A6
の６ビツトであり、このうち上位ビツトのA3〜
A6を上位アドレスデコーダ１３に入力する。上
位アドレスデコーダ１３では、これをデコードし
て16本の列ドライブ信号DH1〜DH16の１本を
“１”に、残りを“０”にする。
次に同図に示した下位アドレスデコーダ１２と
行ドライバ１５は第５図における下位アドレスデ
コーダ１２の構成要素である。下位アドレスデコ
ーダ１２はアドレス信号の下位２ビツトである
A1，A2を入力して上位デコーダ１３と同様に４
本の下位デコード信号DL1〜DL4を発生する。ま
た、行ドライバ１５は下位デコード信号DL1〜
DL4と、４ビツトの画像データ信号DV1〜DV4を
入力し、16本の行ドライブ信号DD11，DD12，…
…，DD14，DD21，……，DD44を発生する。ここ
で、行ドライバ１５は一種のデマルチプレクサで
あり、下位デコード信号DL1が“１”のとき入力
の画像データ製号DV1〜DV4はそれぞれ行ドライ
ブ信号DD11〜DD14に接続され、残りの出力DD21
等は開放状態になる。同様に、DL2が“１”のと
きDV1〜DV4はDD21〜DD24に接続される。
行ドライバ１５は第５図における下位アドレスデ
コーダ１２の構成要素である。下位アドレスデコ
ーダ１２はアドレス信号の下位２ビツトである
A1，A2を入力して上位デコーダ１３と同様に４
本の下位デコード信号DL1〜DL4を発生する。ま
た、行ドライバ１５は下位デコード信号DL1〜
DL4と、４ビツトの画像データ信号DV1〜DV4を
入力し、16本の行ドライブ信号DD11，DD12，…
…，DD14，DD21，……，DD44を発生する。ここ
で、行ドライバ１５は一種のデマルチプレクサで
あり、下位デコード信号DL1が“１”のとき入力
の画像データ製号DV1〜DV4はそれぞれ行ドライ
ブ信号DD11〜DD14に接続され、残りの出力DD21
等は開放状態になる。同様に、DL2が“１”のと
きDV1〜DV4はDD21〜DD24に接続される。
列ドライブ信号DH1と行ドライブ信号DDjの交
点にはそれぞれメモリセルMCi,jとラツチレジス
タの１ビツトであるLRi,jを配置する。これらは
いずれもフリツプフロツプであり、列ドライブ信
号DH1はメモリセルMC1,11〜MC1,44の書込ゲー
ト端子Ｗに接続し、行ドライブ信号DDjはMC1,j
〜MC16,jのデータ入力端子Ｄに接続する。各
MCi,jは書込ゲート端子Ｗの入力が“１”でデー
タ入力端子Ｄに信号が与えられたとき、その信号
を書込み、Ｗの入力が“０”のときまたはＤが開
放状態のときは書込みを行わず状態を保持する。
したがつて、例えばDH1＝“１”、DL＝“１”のと
きはメモリセルMC1,11〜MC1,44にDV1〜DV4のデ
ータが書込まれる。ここでメモリセルMC1,11〜
MC1,14は一画素分のメモリを構成する。
点にはそれぞれメモリセルMCi,jとラツチレジス
タの１ビツトであるLRi,jを配置する。これらは
いずれもフリツプフロツプであり、列ドライブ信
号DH1はメモリセルMC1,11〜MC1,44の書込ゲー
ト端子Ｗに接続し、行ドライブ信号DDjはMC1,j
〜MC16,jのデータ入力端子Ｄに接続する。各
MCi,jは書込ゲート端子Ｗの入力が“１”でデー
タ入力端子Ｄに信号が与えられたとき、その信号
を書込み、Ｗの入力が“０”のときまたはＤが開
放状態のときは書込みを行わず状態を保持する。
したがつて、例えばDH1＝“１”、DL＝“１”のと
きはメモリセルMC1,11〜MC1,44にDV1〜DV4のデ
ータが書込まれる。ここでメモリセルMC1,11〜
MC1,14は一画素分のメモリを構成する。
各メモリセルMCi,jのデータ出力端子Ｑはそれ
ぞれラツチレジスタのフリツプフロツプLRi,jの
データ入力端子に接続する。また、すべての
LRi,jのクロツク端子にはラツチ信号CPLRを接続
してあり、本信号によつて各メモリセルの内容を
ラツチレジスタに転ずる。ラツチレジスタのデー
タ出力端子Ｑに現われる信号を輝度指令信号DY
とする。このとき、同図に示すごとくLR1,11〜
LR1,14の出力は４ビツトでDY1となり、LR1,21〜
LR1,24はDY2，……LR2,11〜LR2,14はDY5，……
である。
ぞれラツチレジスタのフリツプフロツプLRi,jの
データ入力端子に接続する。また、すべての
LRi,jのクロツク端子にはラツチ信号CPLRを接続
してあり、本信号によつて各メモリセルの内容を
ラツチレジスタに転ずる。ラツチレジスタのデー
タ出力端子Ｑに現われる信号を輝度指令信号DY
とする。このとき、同図に示すごとくLR1,11〜
LR1,14の出力は４ビツトでDY1となり、LR1,21〜
LR1,24はDY2，……LR2,11〜LR2,14はDY5，……
である。
次に本方式における消費電力を検討し、従来例
と比較する。
と比較する。
第５図においてアドレスカウンタ１１のフリツ
プフロツプはｎ＝340の場合でもわずか９ビツト
（一般にはlog2nビツト）であり、しかも第１ビツ
トCN1は1Hの間にｎ回動作するが、第２ビツト
CN2はｎ／２回、CN3はｎ／４回，……，CN9は２回で あるからアドレスカウンタ１１の消費電力PCNは
次式になる。
プフロツプはｎ＝340の場合でもわずか９ビツト
（一般にはlog2nビツト）であり、しかも第１ビツ
トCN1は1Hの間にｎ回動作するが、第２ビツト
CN2はｎ／２回、CN3はｎ／４回，……，CN9は２回で あるからアドレスカウンタ１１の消費電力PCNは
次式になる。
PCN＝Ｅ（ｎ＋ｎ／２＋ｎ／４＋……＋２）／Ｈ
≒2En／Ｈ ……(2)
また、アドレスデコーダDCはフリツプフロツ
プではなく論理ゲートの集積であるが、その出力
数が２√×であり、1Hにｎ回変化するので、
アドレスデコーダDCの消費電力PDCは一応次式と
考える。
プではなく論理ゲートの集積であるが、その出力
数が２√×であり、1Hにｎ回変化するので、
アドレスデコーダDCの消費電力PDCは一応次式と
考える。
PDC＝2En√／Ｈ ……(3)
メモリセル部１４は１回の書込みでｌビツトの
みが動作するのでその消費電力PMCは次式であ
る。
みが動作するのでその消費電力PMCは次式であ
る。
PMC＝Eln／Ｈ ……(4)
ラツチレジスタ２０は1Hの間に１回lnビツト
が動作するので、その消費電力PLRは次式となる
（従来例ではシフトレジスタの消費電力がはるか
に大きいので省略した）。
が動作するので、その消費電力PLRは次式となる
（従来例ではシフトレジスタの消費電力がはるか
に大きいので省略した）。
PLR＝Eln／Ｈ ……(5)
したがつて、ラインメモリの消費電力Ｐは
Ｐ＝PCN＋PDC＋PMC＋PLR
＝2En（３＋√）／Ｈ ……(6)
ｌ＝４、ｎ＝340の場合に(1)式の従来例と本発
明の(6)式を比較すると次式のようになる。
明の(6)式を比較すると次式のようになる。
すなわち、本発明の方式は従来より１桁以上も
電力を少なくできる効果がある。
電力を少なくできる効果がある。
第７図は本発明に係るメモリセル部の変形例の
回路図である。
回路図である。
メモリセルMCi,jに２つの書込ゲート端子WX
とWYとを備えたものである。かかる構成によれ
ば、入力データのデマルチプレクサとして働働く
第６図の行ドライバ１５は不要であり画像データ
DVを直接メモリセルMCi,jのデータ入力端子Ｄに
接続することができる。また、下位デコーダ信号
DLjを直接WYに印加すると共に、列ドライブ信
号DHiをWXに接続する。第７図に示したメモリ
セルはWXとWYが同時に“１”のときのみ入力
端子Ｄの値を書込むように動作する。従つて、第
６図と同様の機能を持たせることができる。この
ようにアドレス信号を出力するアドレスカウンタ
と該アドレスに応じて必要なｌビツトのみが動作
するメモリを用いることができれば、どのような
ものでも良い。
とWYとを備えたものである。かかる構成によれ
ば、入力データのデマルチプレクサとして働働く
第６図の行ドライバ１５は不要であり画像データ
DVを直接メモリセルMCi,jのデータ入力端子Ｄに
接続することができる。また、下位デコーダ信号
DLjを直接WYに印加すると共に、列ドライブ信
号DHiをWXに接続する。第７図に示したメモリ
セルはWXとWYが同時に“１”のときのみ入力
端子Ｄの値を書込むように動作する。従つて、第
６図と同様の機能を持たせることができる。この
ようにアドレス信号を出力するアドレスカウンタ
と該アドレスに応じて必要なｌビツトのみが動作
するメモリを用いることができれば、どのような
ものでも良い。
また、第６図に示した実施例の如くに、ｌビツ
ト×ｎ語の構成のメモリをＭ個用いて更に大規模
なｌビツト×（Mn）語のラインメモリとしたり、
（lM）ビツト×ｎ語のラインメモリを構成するこ
ともできる。
ト×ｎ語の構成のメモリをＭ個用いて更に大規模
なｌビツト×（Mn）語のラインメモリとしたり、
（lM）ビツト×ｎ語のラインメモリを構成するこ
ともできる。
以上、詳述したように本発明の実施例によれ
ば、従来のようにレジスタの全ビツトが駆動され
るのと異なり必要なｌビツトのみが動作するメモ
リにより、消費電力の少ない直並列信号変換器が
得られる結果、これを画素数の多いマトリクス表
示装置のラインメモリ部に用いると低消費電力の
マトリクス表示装置を用いることができる。
ば、従来のようにレジスタの全ビツトが駆動され
るのと異なり必要なｌビツトのみが動作するメモ
リにより、消費電力の少ない直並列信号変換器が
得られる結果、これを画素数の多いマトリクス表
示装置のラインメモリ部に用いると低消費電力の
マトリクス表示装置を用いることができる。
以上より明らかなように本発明によれば、低消
費電力のマトリクス表示装置用直並列信号変換器
が得られる。
費電力のマトリクス表示装置用直並列信号変換器
が得られる。
第１図は一般的なマトリクス表示装置のブロツ
ク図、第２図は第１図の装置の各部動作波形図、
第３図は従来のラインメモリのブロツク図、第４
図は第３図のラインメモリの詳細ブロツク図、第
５図は本発明の実施例を示すブロツク図、第６図
は第５図の実施例の詳細ブロツク図、第７図は本
発明に係るメモリ部の変形例を示す回路図であ
る。 １０……ラインメモリ、１１……アドレスカウ
ンタ、１２……下位アドレスデコーダ、１３……
上位アドレスデコーダ、１４……メモリセル部、
２０……ラツチレジスタ。
ク図、第２図は第１図の装置の各部動作波形図、
第３図は従来のラインメモリのブロツク図、第４
図は第３図のラインメモリの詳細ブロツク図、第
５図は本発明の実施例を示すブロツク図、第６図
は第５図の実施例の詳細ブロツク図、第７図は本
発明に係るメモリ部の変形例を示す回路図であ
る。 １０……ラインメモリ、１１……アドレスカウ
ンタ、１２……下位アドレスデコーダ、１３……
上位アドレスデコーダ、１４……メモリセル部、
２０……ラツチレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 入力される複数ビツトから構成される画素か
らなる一走査線分の画像データを直列のデジタル
信号として順次記憶し、該記憶された直列のデジ
タル信号を並列のデジタル信号として一斉に出力
するマトリクス表示装置用直並列信号変換器であ
つて、複数ビツトから構成される画素毎に複数の
メモリセルが割り当てられ、前記一走査線分の画
素のメモリセルを有する記憶装置と、該記憶装置
の各メモリセルに夫々接続されたラツチからなる
ラツチレジスタと、タイミング制御回路と、アド
レスカウンタを備え、 前記アドレスカウンタは前記タイミング制御回
路から出力される直列デジタル信号の書き込みタ
イミング信号を計数してアドレス信号を発生し、
前記記憶装置には、書き込み時に、前記アドレス
信号が指定するアドレスの一画素分のメモリセル
に対してのみ上記一画素分のデジタル信号が書き
込まれ、前記アドレス信号を順次歩進させること
により一走査線分の直列デジタル信号が書き込ま
れ、前記一走査線分の直列デジタル信号の書き込
み動作の終了後、前記タイミング制御回路から出
力されるラツチ信号により前記記憶装置の各メモ
リセルに記憶させたデジタル信号を同時に読み出
し、ラツチレジスタに書き込むことにより、一走
査線分のデジタル信号をラツチレジスタより一斉
に出力するようにしたことを特徴とするマトリク
ス表示装置用直並列信号変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5033179A JPS55143652A (en) | 1979-04-25 | 1979-04-25 | Series-parallel signal converter |
| GB8012848A GB2051443B (en) | 1979-04-25 | 1980-04-18 | Serial-parallel signal converter |
| US06/142,127 US4369504A (en) | 1979-04-25 | 1980-04-21 | Serial-parallel signal converter |
| DE19803049666 DE3049666C2 (de) | 1979-04-25 | 1980-04-24 | Zeilenspeicher |
| DE3015887A DE3015887C2 (de) | 1979-04-25 | 1980-04-24 | Serien-Parallel-Signalumsetzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5033179A JPS55143652A (en) | 1979-04-25 | 1979-04-25 | Series-parallel signal converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55143652A JPS55143652A (en) | 1980-11-10 |
| JPS6326897B2 true JPS6326897B2 (ja) | 1988-06-01 |
Family
ID=12855920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5033179A Granted JPS55143652A (en) | 1979-04-25 | 1979-04-25 | Series-parallel signal converter |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4369504A (ja) |
| JP (1) | JPS55143652A (ja) |
| DE (1) | DE3015887C2 (ja) |
| GB (1) | GB2051443B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160727A (ja) * | 1984-02-01 | 1985-08-22 | Hitachi Micro Comput Eng Ltd | 直並列変換回路およびこれを用いた表示駆動装置 |
| US4775891A (en) * | 1984-08-31 | 1988-10-04 | Casio Computer Co., Ltd. | Image display using liquid crystal display panel |
| JPS61214694A (ja) * | 1985-03-18 | 1986-09-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | データ伝送のスイッチング装置 |
| US4879551A (en) * | 1985-04-26 | 1989-11-07 | International Business Machines Corporation | Switching array with concurrent marking capability |
| NL8600848A (nl) * | 1986-04-03 | 1987-11-02 | Philips Nv | Geheugen met gelijktijdig adresseerbare geheugenelementen. |
| US4882686A (en) * | 1987-06-22 | 1989-11-21 | Eastman Kodak Company | Printing apparatus with improved data formatting circuitry |
| EP0424554A1 (de) * | 1989-10-23 | 1991-05-02 | Siemens Aktiengesellschaft | Mehrstufiger Seriell-zu-Parallel- und/oder Parallel-zu-Seriell-Umsetzer |
| JPH04188243A (ja) * | 1990-11-21 | 1992-07-06 | Nippon Steel Corp | 記憶装置 |
| US5388064A (en) * | 1991-11-26 | 1995-02-07 | Information Storage Devices, Inc. | Programmable non-volatile analog voltage source devices and methods |
| US5644757A (en) * | 1995-06-12 | 1997-07-01 | United Microelectronics Corporation | Apparatus for storing data into a digital-to-analog converter built-in to a microcontroller |
| US5926120A (en) * | 1996-03-28 | 1999-07-20 | National Semiconductor Corporation | Multi-channel parallel to serial and serial to parallel conversion using a RAM array |
| US6573901B1 (en) * | 2000-09-25 | 2003-06-03 | Seiko Epson Corporation | Video display controller with improved half-frame buffer |
| US7209108B2 (en) * | 2001-11-30 | 2007-04-24 | Avago Technologies Enterprise IP (Singapore) Pte. Ltd. | Differential drive circuit and method for generating an a.c. differential drive signal |
| ITVA20020016A1 (it) * | 2002-02-21 | 2003-08-21 | St Microelectronics Srl | Metodo di scrittura di un insieme di bytes di dati in una memoria standard e relativo dispositivo di memoria |
| JP4034172B2 (ja) * | 2002-11-20 | 2008-01-16 | Ｎｅｃエレクトロニクス株式会社 | エンコーダ、デコーダおよびデータ転送装置 |
| JP4807938B2 (ja) | 2004-05-14 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | コントローラドライバ及び表示装置 |
| KR20140082173A (ko) * | 2012-12-24 | 2014-07-02 | 에스케이하이닉스 주식회사 | 어드레스 카운팅 회로 및 이를 이용한 반도체 장치 |
| CN111161690B (zh) * | 2020-03-06 | 2021-03-23 | Tcl华星光电技术有限公司 | 一种显示面板的驱动方法、驱动系统及存储介质 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3627924A (en) | 1969-05-16 | 1971-12-14 | Energy Conversion Devices Inc | Flat screen television system |
| US4092734A (en) * | 1971-12-14 | 1978-05-30 | Texas Instruments Incorporated | Analogue memory |
| JPS5238693B2 (ja) * | 1971-12-30 | 1977-09-30 | ||
| JPS5412294B2 (ja) | 1974-06-28 | 1979-05-22 | ||
| US3953837A (en) * | 1974-11-27 | 1976-04-27 | Texas Instruments Incorporated | Dual serial-parallel-serial analog memory |
| NL7603056A (nl) | 1976-03-24 | 1977-09-27 | Philips Nv | Televisieweergeefinrichting. |
| JPS53105317A (en) | 1977-02-25 | 1978-09-13 | Hitachi Ltd | Luminance adjusting circuit |
| NL7810125A (nl) | 1977-10-07 | 1979-04-10 | Hitachi Ltd | Beeldweergavesysteem. |
-
1979
- 1979-04-25 JP JP5033179A patent/JPS55143652A/ja active Granted
-
1980
- 1980-04-18 GB GB8012848A patent/GB2051443B/en not_active Expired
- 1980-04-21 US US06/142,127 patent/US4369504A/en not_active Expired - Lifetime
- 1980-04-24 DE DE3015887A patent/DE3015887C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| GB2051443A (en) | 1981-01-14 |
| GB2051443B (en) | 1982-11-24 |
| DE3015887C2 (de) | 1982-11-25 |
| DE3015887A1 (de) | 1980-11-06 |
| JPS55143652A (en) | 1980-11-10 |
| US4369504A (en) | 1983-01-18 |
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