JP3296728B2 - 液晶表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に関
し、特に、時分割した映像信号に基づきマトリックス状
に配列された液晶画素を交流駆動するための液晶表示装
置に関する。

【０００２】

【従来の技術】従来より、ＶＧＡ規格（水平方向画素数
×垂直方向画素数が６４０×４８０）による液晶モジュ
ールに、三原色にあたる映像信号Ｒ，Ｇ，Ｂを供給する
ための液晶表示装置がある。

【０００３】簡単のため、三原色のうち映像信号Ｒを用
いて、以下説明を行なう。なお、映像信号Ｒの代わりに
映像信号Ｇもしくは映像信号Ｂであってもかまわない。

【０００４】図６は、ＶＧＡ規格のための従来の液晶表
示装置２００の要部の構成を示す概略ブロック図であ
る。

【０００５】図６における液晶表示装置２００は、液晶
モジュール１とタイミングコントローラ５４とを含む。

【０００６】図７は、従来の液晶モジュール１の構成を
概略的に示す回路図である。図７において、液晶モジュ
ール１は、マトリックス状に配列された複数の液晶画素
Ｇ（ｉ、ｊ）を含む。ここでｉとは液晶画素の水平方向
の並びにおけるライン番号を示し、ｊとは、各ラインに
おけるドット（画素）番号を示す。具体的には、ＶＧＡ
規格であれば、ｉ＝４８０、ｊ＝６４０となる。

【０００７】液晶画素Ｇ（ｉ、ｊ）は、液晶セルＭＣ
と、記憶用コンデンサＣと、スイッチング素子にあたる
Ｎチャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳと記
す）ＮＴとを含む。

【０００８】液晶画素Ｇ（ｉ、ｊ）におけるＮＭＯＳ
ＮＴは、一方の導通端子をデータ線Ｄ（ｊ）と接続し、
他方の導通端子をノード（ｉ、ｊ）と接続し、そのゲー
トは、アドレス線ＡＲ（ｉ）と接続される。

【０００９】液晶画素Ｇ（ｉ、ｊ）のコンデンサＣと液
晶セルＭＣとは、それぞれの一方の端子をノード（ｉ、
ｊ）で接続し、それぞれの他方の端子は、共通電極ＶＸ
と接続される。

【００１０】ＮＭＯＳ ＮＴは、アドレス線ＡＲ（ｉ）
を介して、タイミングコントローラ５４から走査パルス
を受ける。走査パルスを受けることにより、ＮＭＯＳ
ＮＴが導通すると、データ線Ｄ（ｊ）を介して、後述す
るサンプルホールド回路５３のいずれかの信号線ＤＢ１
〜ＤＢ３から画素データを受取る。この結果、コンデン
サＣに画素データに応じて電荷が充電される。

【００１１】なお、液晶セルＭＣは、同一方向から電圧
をかけ続けるとその特性が劣化するため、共通電極ＶＸ
に対して交流駆動される。

【００１２】図６を参照してさらに液晶表示装置２００
は、映像処理回路５１と極性反転回路５２とサンプルホ
ールド回路５３とを含む。

【００１３】映像処理回路５１は、映像信号Ｒを受け
て、液晶モジュールの各液晶画素Ｇ（ｉ、ｊ）に画素デ
ータを供給するため、利得の調整およびブライトやコン
トラスト処理を行なう。

【００１４】極性反転回路５２は、タイミングコントロ
ーラ５４の制御に基づき、映像処理回路５１が生成した
信号の極性を、図７に示した液晶モジュール１の共通電
極ＶＸに対して反転させる。

【００１５】この極性反転回路５２は、前述したように
液晶モジュール１を交流駆動するために用いられる。

【００１６】図８は、従来の液晶表示装置２００を用い
た場合における液晶モジュールの各液晶画素に供給され
る画素データの状態を示す模式図である。簡単のため、
水平ライン数ｉ＝５、ドット数ｊ＝５として表示した。

【００１７】図８において＋は、画素データが正極性で
あることを示し、−は、画素データが負極性であること
を示す。

【００１８】図８においては、１フィールドごとに１ラ
インに表示される信号の極性が反転している（以下、ラ
イン反転と呼ぶ）。

【００１９】サンプルホールド回路５３は、極性反転回
路５２の出力する信号をサンプリングして、３本の信号
線ＤＢ１〜ＤＢ３に出力する。サンプルホールド回路５
３は、前述した液晶画素Ｇ（ｉ、ｊ）のコンデンサＣに
画素データを書込むための充電時間を確保するために用
いられる。

【００２０】３本の信号線ＤＢ１〜ＤＢ３は、前述した
液晶モジュール１のデータ線Ｄ（ｊ）と接続される。

【００２１】図７においては、信号線ＤＢ１は、データ
線Ｄ（ｋ）（ただし、ｋ＝１、４、７、…）と、信号線
ＤＢ２は、データ線Ｄ（ｋ）（ただし、ｋ＝２、５、
８、…）と、信号線ＤＢ３は、データ線Ｄ（ｋ）（ただ
し、ｋ＝３、６、９、…）と接続される。

【００２２】たとえば、時刻ｔ０において、特定の液晶
画素Ｇ（ｉ、ｊ）にデータ線Ｄ（ｊ）を介して、信号線
ＤＢ１から受ける画素データの書込が始まると、時刻
（ｔ０＋３△ｔ）まで、サンプルホールド回路５３は、
信号線ＤＢ１上のデータを保持する。

【００２３】続いて、時刻（ｔ０＋△ｔ）において、液
晶画素Ｇ（ｉ、ｊ＋１）に、データ線Ｄ（ｊ＋１）を介
して、信号線ＤＢ２から受ける画素データの書込が始ま
ると、時刻（ｔ０＋４△ｔ）まで、サンプルホールド回
路５３は、信号線ＤＢ２上のデータを保持する。

【００２４】続いて、時刻（ｔ０＋２△ｔ）において、
液晶画素Ｇ（ｉ、ｊ＋２）に、データ線Ｄ（ｊ＋２）を
介して、信号線ＤＢ３から受ける画素データの書込が始
まると、時刻（ｔ０＋５△ｔ）まで、サンプルホールド
回路５３は、信号線ＤＢ３上のデータを保持する。

【００２５】そして、時刻（ｔ０＋３△ｔ）には、サン
プルホールド回路５３は、信号線ＤＢ１上の画素データ
を更新する。この結果、液晶画素Ｇ（ｉ、ｊ＋３）に、
データ線Ｄ（ｊ＋３）を介して、信号線ＤＢ１から受け
る新たな画素データの書込が始まる。

【００２６】したがって、１つの液晶画素Ｇ（ｉ、ｊ）
の画素データの書込時間は、実質的に（３△ｔ）とな
る。

【００２７】ところで、近年の技術傾向として、液晶モ
ジュールの高精細化に伴い、１つの液晶モジュールに含
まれる液晶画素の数が増大している。

【００２８】具体的には、従来のＶＧＡ規格に対して、
画素数にして約１．６倍のＳＶＧＡ規格（水平方向画素
数×垂直方向画素数が８００×６００）に対応する液晶
モジュールの開発製造が進められている。

【００２９】こうした高精細化した液晶モジュールにお
いて、従来と同様に各液晶画素への書込時間を十分に取
りつつ、全体としての表示品質を落とさず高品質の表示
を提供するためには、従来の液晶表示装置２００では対
応できないという問題が生じている。

【００３０】こうした問題を解決するために、新たにＳ
ＶＧＡ規格等の専用の液晶表示装置を開発するにはコス
トがかかる。

【００３１】そこで、ＳＶＧＡ規格用の液晶モジュール
に対して、従来のＶＧＡ規格用の液晶表示装置を利用し
た装置が考えられる。

【００３２】図９は、ＳＶＧＡ規格に基づく液晶表示装
置３００の構成を示す概略ブロック図である。

【００３３】図９において、液晶表示装置３００は、２
相分割回路３１と、信号処理回路Ａ１５と、信号処理回
路Ｂ １６と、第１のサンプルホールド回路７と、第２
のサンプルホールド回路８と、液晶モジュール１と、タ
イミングコントローラ３２とを含む。

【００３４】液晶モジュール１は、図７における液晶モ
ジュール１と基本的に同じ構成であり、かつＳＶＧＡ規
格を満たすものとする。具体的には、水平ライン数ｉ＝
６００、ドット数ｊ＝８００とする。

【００３５】２相分割回路３１は、１水平走査期間ごと
に映像信号Ｒを第１の映像信号ＲＡと第２の映像信号Ｒ
Ｂとに時分割する。第１の映像信号ＲＡは、液晶画素Ｇ
（ｉ、ｊ）の水平方向の並びにおける奇数ドット目の液
晶画素Ｇ（ｉ、ｊ）に供給する画素データを含み、第２
の映像信号ＲＢは、水平方向の偶数ドット目の液晶画素
Ｇ（ｉ、ｊ）に供給する画素データを含む。

【００３６】信号処理回路Ａ １５は、映像処理回路Ａ
３と極性反転回路Ａ ５とを含み、信号処理回路Ｂ
１６は、映像処理回路Ｂ ４と極性反転回路Ｂ ６とを
含む。

【００３７】映像処理回路Ａ ３と映像処理回路Ｂ ４
とは基本的に、図６における映像処理回路５１と同じ機
能を有し、極性反転回路Ａ ５と極性反転回路Ｂ ６と
は、基本的に、図６における極性反転回路５２と同じ機
能を有する。

【００３８】第１のサンプルホールド回路７と第２のサ
ンプルホールド回路８とは、基本的に、図６におけるサ
ンプルホールド回路５３と同じ機能を有し、かつ第１の
サンプルホールド回路７は、液晶モジュール１の水平方
向の並びにおける奇数ドット目の液晶画素に画素データ
を供給し、第２のサンプルホールド回路８は偶数ドット
目の液晶画素に画素データを供給する。

【００３９】液晶表示装置３００においては、２相分割
回路３１で生成された第１の映像信号ＲＡは、信号処理
回路Ａ １５で映像処理され第３の映像信号ＳＲＡとな
った後、第１のサンプルホールド回路７に入力される。
また、２相分割回路３１で生成された第２の映像信号Ｒ
Ｂは、信号処理回路Ｂ １６で映像処理され第４の映像
信号ＳＲＢとなった後、第２のサンプルホールド回路８
に入力される。

【００４０】図１０は、図９の液晶表示装置３００を用
いた場合における、液晶モジュール１の各液晶画素Ｇ
（ｉ、ｊ）に供給される画素データの状態を示す模式図
である。簡単のため、水平ライン数ｉ＝５、ドット数ｊ
＝５として表示した。

【００４１】図１０において、Ａ＋は、画素データが信
号処理回路Ａ １５で処理された第３の映像信号ＳＲＡ
からなる正極性の信号であることを示し、Ａ−は、画素
データが信号処理回路Ａ １５で処理された第３の映像
信号ＳＲＡからなる負極性の信号であることを示し、Ｂ
＋は、画素データが信号処理回路Ｂ １６で処理された
第４の映像信号ＳＲＢからなる正極性の信号であること
を示し、Ｂ−は、画素データが信号処理回路Ｂ １６で
処理された第４の映像信号ＳＲＢからなる負極性である
ことを示す。

【００４２】図１０において、図９の液晶表示装置３０
０を用いた表示画面においては、奇数ドット目の信号と
偶数ドット目の信号とは反転した関係にあり、かつ１フ
ィールドごとに各ドットの信号の極性が反転する、いわ
ゆるドット反転による交流駆動が実現されている。

【００４３】また、各ドットに注目すると、奇数ドット
目の液晶画素Ｇ（ｉ、ｊ）には、常に信号処理回路Ａ
１５で処理された第３の映像信号ＳＲＡに基づく信号が
供給され、偶数ドット目の液晶画素Ｇ（ｉ、ｊ）には、
常に信号処理回路Ｂ １６で処理された第４の映像信号
ＳＲＢに基づく信号が供給されている。

【００４４】

【発明が解決しようとする課題】ところで、この液晶表
示回路３００の構成においては、１つの入力した映像信
号と２相分割することにより、大幅に増大した画素数に
対しても十分か書込時間を確保することができるが、信
号処理回路Ａ １５と信号処理回路Ｂ １６との性能の
ばらつきや外的要因により、出力される第３の映像信号
ＳＲＡと第４の映像信号ＳＲＢとの電圧レベルに若干の
違いが生じる。

【００４５】この結果、奇数ドット目に供給される画素
データと偶数ドット目に供給される画素データとで電圧
レベルが異なり、視覚的に縦方向に輝度斑が感知される
という問題が生じてしまう。

【００４６】それゆえ、本発明は、上記に示した問題点
を解決するためになされたものであり、その目的は、映
像信号の処理過程で生じる電圧レベルのばらつきに基づ
く表示品質の低下を防止し、高精度な液晶表示装置を提
供することである。

【００４７】

【課題を解決するための手段】請求項１に係る液晶表示
装置は、水平方向および垂直方向のマトリックス状に配
列された複数の画素からなる液晶モジュールと、映像信
号を１水平走査期間ごとに、第１の映像信号と第２の映
像信号とに時分割する２相分割手段と、第１の映像信号
を画素に供給するために映像処理する第１の映像処理手
段と、第２の映像信号を画素に供給するために映像処理
しかつ極性を反転する第２の映像処理手段と、第１の映
像処理手段の出力と第２の映像処理手段の出力とを受け
て、１水平期間ごとに、第１の映像処理手段の出力もし
くは第２の映像処理手段の出力の一方を第１の信号線に
出力し、他方を第２の出力線に出力する切換手段と、第
１の信号線からの出力を水平方向の並びにおける奇数番
目の画素に供給する第１のサンプルホールド手段と、第
２の信号線からの出力を水平方向の並びにおける偶数番
目の画素に供給する第２のサンプルホールド手段と、外
部から水平同期信号および垂直同期信号を受けて、２相
分割手段と第１の映像処理手段と第２の映像処理手段と
切換手段とを制御するタイミング信号発生手段とを備
え、２相分割手段は、第１の映像信号および第２の映像
信号が、それぞれ、１水平走査期間ごとに、交互に、水
平方向の並びにおける奇数番目の画素に供給する複数の
画素データもしくは、水平方向の並びにおける偶数番目
の画素に供給する複数の画素データを有するように映像
信号を時分割する。

【００４８】請求項２に係る液晶表示装置は、請求項１
に係る液晶表示装置であって、タイミング信号発生手段
が、垂直同期信号に応じて反転するフィールド切換信号
を生成する手段と、フィールド切換信号の論理レベルの
変化に基づき論理レベルが決定され、かつ水平同期信号
の論理レベルの変化に基づき反転する切換制御信号を生
成する手段と、水平同期信号の論理レベルの変化に同期
して立上がり、かつ繰返し所定の周期で立上がる第１の
クロック信号を生成する手段と、水平同期信号の論理レ
ベルの変化に同期して立上がり、かつ所定の周期の２倍
の時間間隔で立上がる第２のクロック信号を生成する手
段と、切換制御信号の論理レベルの変化に基づきその論
理レベルの初期値が決定され、かつ第１のクロック信号
に同期して反転する第１の制御信号を生成する手段と、
第１の制御信号を反転して第２の制御信号を生成する手
段とを含み、２相分割手段が、第１のクロック信号に基
づき、映像信号をＡ／Ｄ変換してサンプリング信号を生
成する手段と、第１のクロック信号に基づき、第１の制
御信号に応じてサンプリング信号を記憶し、第２のクロ
ック信号に応じて、記憶したサンプリング信号を読出す
第１の記憶手段と、第１のクロック信号に応じて、第２
の制御信号に応じてサンプリング信号を記憶し、第２の
クロック信号に基づき、記憶したサンプリング信号を読
出す第２の記憶手段と、第１の記憶手段から読出したサ
ンプリング信号をＤ／Ａ変換して第１の映像信号を生成
する手段と、第２のクロック信号に基づき、第２の記憶
手段から読出したサンプリング信号をＤ／Ａ変換して第
２の映像信号を生成する手段とを含み、切換手段が、切
換制御信号を受けて、切換制御信号が第１の論理レベル
であれば第１の映像処理手段の出力を第１の信号線から
出力し、かつ第２の映像処理手段の出力を第２の信号線
から出力し、切換制御信号が第２の論理レベルであれ
ば、第１の映像処理手段の出力を第２の信号線から出力
し、かつ第２の映像処理手段の出力を第１の信号線から
出力する。

【００４９】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１におけ
る液晶表示装置１００の構成を示す概略ブロック図であ
る。なお、図９の従来の液晶表示装置３００と共通する
構成要素には、同一番号および同一参照符号を付してそ
の説明を省略する。

【００５０】図１における液晶表示装置１００が、従来
の液晶表示装置３００と異なるのは、以下の点にある。
すなわち、２相分割回路３１に代えて２相分割回路２を
備えること、およびタイミングコントローラ３２に代え
て２相分割回路２と切換回路１７とを制御する信号を生
成するタイミングコントローラ９を備えること、および
極性反転回路Ａ ５を含まないことにある。

【００５１】２相分割回路２は、タイミングコントロー
ラ９の制御に基づき、１水平走査期間ごとに、映像信号
Ｒを第１の映像信号ＲＡと第２の映像信号ＲＢとに時分
割する。そして、第１の映像信号ＲＡは映像処理回路Ａ
３で映像処理され第３の映像信号ＳＲＡとなり、第２
の映像信号ＲＢは、映像処理回路Ｂ ４で映像処理さ
れ、かつ極性反転回路Ｂ ６で極性反転され第４の映像
信号ＳＲＢとなる。切換回路１７は、タイミングコント
ローラ９の制御に基づき、第３の映像信号ＳＲＡと第４
の映像信号ＳＲＢとを受けて、選択的に一方を第１のサ
ンプルホールド回路７に出力し、他方を第２のサンプル
ホールド回路８に出力する。

【００５２】図２は、本発明の実施の形態１の液晶表示
装置１００を用いた場合における、液晶モジュールの各
液晶画素に供給される画素データの状態を示す模式図で
ある。簡単のため、水平ライン数ｉ＝５、ドット数ｊ＝
５として表示する。

【００５３】図２において、Ａ＋は、画素データが映像
処理回路Ａ ３で処理された第３の映像信号ＳＲＡから
なる正極性の信号であることを示し、Ｂ−は、画素デー
タが映像処理回路Ｂ ４と極性反転回路Ｂ ６とからな
る信号処理回路Ｂ １６で処理された第４の映像信号Ｓ
ＲＢからなる負極性の信号であることを示す。

【００５４】図２の液晶表示装置１００を用いた表示画
面においては、各ドットに注目すると、１フィールドご
とにその極性が反転している。そして、特定の液晶画素
Ｇ（ｎ、ｍ）に注目すると、液晶画素Ｇ（ｎ、ｍ）の信
号と、その液晶画素Ｇ（ｎ、ｍ）と水平方向もしくは垂
直方向に隣接する液晶画素における信号とは、反転した
関係にあり、ドット反転による交流駆動が実現されてい
る。

【００５５】そしてさらに、液晶画素Ｇ（ｎ、ｍ）に第
３の映像信号ＳＲＡに基づく信号が書込まれたならば、
その特定の液晶画素Ｇ（ｎ、ｍ）と水平方向および垂直
方向に隣接する液晶画素には、第４の映像信号ＳＲＢに
基づく信号が書込まれる。

【００５６】そして、続くフィールドにおいては、液晶
画素Ｇ（ｎ、ｍ）に第４の映像信号ＳＲＢに基づく信号
が書込まれ、かつ液晶画素Ｇ（ｎ、ｍ）に水平方向およ
び垂直方向に隣接する液晶画素には、第３の映像信号Ｓ
ＲＡに基づく信号が書込まれる。

【００５７】以下、液晶表示装置１００の構成および動
作について説明する。図３は、本発明の実施の形態１に
おける２相分割回路２の構成を示す概略ブロック図であ
る。

【００５８】２相分割回路２は、Ａ／Ｄ変換回路１０
と、第１のメモリ１１と、第２のメモリ１２と、Ｄ／Ａ
変換回路１３、１４とを含む。

【００５９】Ａ／Ｄ変換回路１０は、後述するタイミン
グコントローラ９から受ける第１のクロック信号ＣＬＫ
１に基づき、入力した映像信号ＲをＡ／Ｄ変換し、サン
プリング信号ＺＲを生成する。

【００６０】第１のメモリ１１は、第１のクロック信号
ＣＬＫ１の立上がりに応じて、同じくタイミングコント
ローラ９から受ける第１のライトイネーブル信号ＥＮ１
に基づき、サンプリング信号ＺＲを記憶する。そして、
タイミングコントローラ９から受ける第２のクロック信
号ＣＬＫ２に応じて、記憶したサンプリング信号ＺＲを
読出す。

【００６１】第２のメモリ１２は、第１のクロック信号
ＣＬＫ１の立上がりに応じて、タイミングコントローラ
９から受ける第２のライトイネーブル信号ＥＮ２に基づ
き、サンプリング信号ＺＲを記憶する。そして、第２の
クロック信号ＣＬＫ２に応じて、記憶したサンプリング
信号ＺＲを読出す。

【００６２】より具体的には、第１のメモリ１１は、第
１のクロック信号ＣＬＫ１の立上がり時点で第１のライ
トイネーブル信号ＥＮ１がＨレベルからＬレベルに立下
がると、サンプリング信号ＺＲを取込み記憶する。一
方、第２のメモリ１２は、第１のクロック信号ＣＬＫ１
の立上がり時点で第２のライトイネーブル信号ＥＮ２が
ＨレベルからＬレベルに立下がると、サンプリング信号
ＺＲを取込み記憶する。

【００６３】Ｄ／Ａ変換回路１３は、第２のクロックＣ
ＬＫ２に応じて、第１のメモリ１１から読出されたサン
プリング信号ＺＲに基づき第１の映像信号ＲＡを生成す
る。

【００６４】Ｄ／Ａ変換回路１４は、第２のクロックＣ
ＬＫ２に応じて、第２のメモリ１２から読出されたサン
プリング信号ＺＲに基づき第２の映像信号ＲＢを生成す
る。

【００６５】生成された第１の映像信号ＲＡは、映像処
理回路Ａ ３に出力され、かつ第２の映像信号ＲＢは、
信号処理回路Ｂ １６に出力される。

【００６６】図４は、本発明の実施の形態１の２相分割
回路２における映像信号Ｒと第１の映像信号ＲＡと第２
の映像信号ＲＢとの関係を示す模式図である。図４にお
いて、、、、、…は、液晶モジュール１のある
特定の水平ラインにおける１ドット目、２ドット目、３
ドット目、４ドット目、…の液晶画素Ｇ（ｉ、ｊ）に供
給される信号を示す。

【００６７】より具体的には、本実施の形態１の２相分
割回路２は、タイミングコントローラ９の制御に基づ
き、水平方向における奇数ドット目の液晶画素Ｇ（ｉ、
ｊ）に供給する画素データからなるアナログ信号と、水
平方向の偶数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給す
る画素データからなるアナログ信号とを生成し、図４の
右欄に示すように１水平走査期間ごとに、交互に一方を
第１の映像信号ＲＡとし、他方を第２の映像信号ＲＢと
して出力する。

【００６８】続いて、図５を参照してタイミングコント
ローラ９において生成される各種信号について説明す
る。

【００６９】タイミングコントローラ９は、タイミング
コントローラ３２の基本的な機能に加え、第１のクロッ
ク信号ＣＬＫ１と、第２のクロック信号ＣＬＫ２と、第
１のライトイネーブル信号ＥＮ１と、第２のライトイネ
ーブル信号ＥＮ２と、切換制御信号Ｗと、フィールド切
換信号とを生成する。

【００７０】フィールド切換信号Ｆは、外部から垂直同
期信号Ｖを受けて、１フィールドごとにその論理レベル
を反転する。

【００７１】切換制御信号Ｗは、１つの水平走査期間を
検出する信号であり、外部から受ける水平同期信号Ｈの
ＨレベルからＬレベルの立下がり（もしくは、Ｌレベル
からＨレベルの立上がり）に応じてその論理レベルを反
転し、さらに、フィールドが切換わるごとにフィールド
切換信号Ｆに応じて、その論理レベルの初期値が設定さ
れる。

【００７２】具体的には、フィールド切換信号ＦがＨレ
ベルからＬレベルに立下がる（もしくは、Ｌレベルから
Ｈレベルに立上がる）と、切換制御信号Ｗの論理レベル
をＬレベルに初期設定し、フィールド切換信号ＦがＬレ
ベルからＨレベルに立上がる（もしくは、Ｈレベルから
Ｌレベルに立下がる）と、切換制御信号Ｗの論理レベル
をＨレベルに初期設定する。

【００７３】第１のクロック信号ＣＬＫ１は、映像信号
Ｒをサンプリングするための信号であり、切換制御信号
Ｗの論理レベルの反転に同期して立上がるように構成す
る。さらに、たとえば、ＳＶＧＡ規格であれば、１水平
走査期間内において８００画素に対応する画素データを
サンプリングするため、１水平走査期間内に約１０００
個のパルスを含むように構成する。

【００７４】第２のクロック信号ＣＬＫ２は、サンプリ
ング信号ＺＲから第１の映像信号ＲＡと第２の映像信号
ＲＢとを生成するための信号であり、第１のクロック信
号ＣＬＫ１の周波数の１／２の周波数で立上がるように
構成する。

【００７５】第１のライトイネーブル信号ＥＮ１は、第
１のメモリ１１へのサンプリング信号ＺＲの書込を制御
する信号であり、第２のライトイネーブル信号ＥＮ２
は、第２のメモリ１２へのサンプリング信号ＺＲの書込
を制御する信号である。

【００７６】前述したように、第１のメモリ１１は、第
１のクロックＣＬＫ１の立上がり時点での第１のライト
イネーブル信号ＥＮ１の論理レベルの推移を検出してサ
ンプリング信号ＺＲを記憶し、第２のメモリ１２は、第
１のクロック信号ＣＬＫ１の立上がり時点での第２のラ
イトイネーブル信号ＥＮ２の論理レベルの推移を検出し
てサンプリング信号ＺＲを記憶する。

【００７７】したがって、サンプリング信号ＺＲの中の
奇数ドット目の画素に供給する画素データとサンプリン
グ信号ＺＲの中の偶数ドット目の画素に供給する画素デ
ータとを２つのメモリに振り分けるため、第１のライト
イネーブル信号ＥＮ１と第２のイネーブル信号ＥＮ２と
は互いに反転した関係にあり、かつそれぞれは、第１の
クロック信号ＣＬＫ１の立上がりに応じてその論理レベ
ルを反転するように構成する。さらに、第１のメモリ１
１および第２のメモリ１２に、１水平走査期間ごとに、
奇数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給される画素
データと偶数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給さ
れる画素データとが交互に記憶されるように、切換制御
信号Ｗを用いて、１水平期間ごとに、第１のライトイネ
ーブル信号ＥＮ１と第２のライトイネーブル信号ＥＮ２
との関係が逆転するように構成する。

【００７８】具体的には、切換制御信号ＷのＨレベルか
らＬレベルの立下がり（もしくはＬレベルからＨレベル
の立上がり）に応じて、第１のライトイネーブル信号Ｅ
Ｎ１の論理レベルをＬレベルに初期設定する。一方、切
換制御信号ＷのＬレベルからＨレベルの立上がり（もし
くはＨレベルからＬレベルの立下がり）に応じて、第１
のライトイネーブル信号ＥＮ１の論理レベルをＨレベル
に初期設定する。

【００７９】この結果、たとえば、水平同期信号Ｈを受
けて切換制御信号ＷがＨレベルからＬレベルに立下がる
と、第１の映像信号ＲＡは奇数ドット目の液晶画素Ｇ
（ｉ、ｊ）に供給する画素データを含む信号となり、続
いて、水平同期信号Ｈを受けて切換制御信号ＷがＬレベ
ルからＨレベルに立上がると、第１の映像信号ＲＡは偶
数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給する画素デー
タを含む信号となる。

【００８０】また、フィールドが切換わるごとに、切換
制御信号Ｗの初期の論理レベルが反転するので、たとえ
ば、第Ｋフィールドにおいて、切換制御信号Ｗが、Ｈ、
Ｌ、Ｈ、…と変化したならば、第（Ｋ＋１）フィールド
においては、切換制御信号Ｗは、Ｌ、Ｈ、Ｌ、…と変化
する。したがって、たとえば、第ＫフィールドのＮライ
ン目においては、第１の映像信号ＲＡは、奇数ドット目
の液晶画素Ｇ（ｉ、ｊ）に供給する画素データを含む信
号であり、第（Ｋ＋１）フィールドのＮライン目におい
ては、第２の映像信号ＲＢが、奇数ドット目の液晶画素
Ｇ（ｉ、ｊ）に供給する画素データを含む信号となる。

【００８１】以下、簡単のため、フィールド切換信号Ｆ
がＨレベルからＬレベルに立下がると、切換制御信号Ｗ
の論理レベルをＬレベルに初期設定し、フィールド切換
信号ＦがＬレベルからＨレベルに立上がると切換制御信
号Ｗの論理レベルをＨレベルに初期設定するものとし、
かつ切換制御信号ＷがＬレベルの期間においては、第１
の映像信号ＲＡが奇数ドット目の液晶画素Ｇ（ｉ、ｊ）
に供給する画素データを含む信号となり、切換制御信号
ＷがＨレベルの期間においては、第２の映像信号ＲＢが
奇数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給する画素デ
ータを含む信号となるものとして説明する。

【００８２】映像処理回路Ａ ３および信号処理回路Ｂ
１６は、従来と同じ機能を有する。

【００８３】より具体的には、図２に示すドット反転を
実現するために、信号処理回路Ｂ１６の極性反転回路Ｂ
６は、常に入力した信号を負極性とするように構成す
る。

【００８４】続いて、切換回路１７の動作について説明
する。前述したように、２相分割回路２で生成された第
１の映像信号ＲＡは、映像処理回路Ａ ３で処理され、
第３の映像信号ＳＲＡとなる。一方、２相分割回路２で
生成された第２の映像信号ＲＡは信号処理回路Ｂ １６
で処理され、第４の映像信号ＳＲＢとなる。

【００８５】切換回路１７は、タイミングコントローラ
９の制御に基づき、入力した第３の映像信号ＳＲＡと第
４の映像信号ＳＲＢとを選択的に、第１のサンプルホー
ルド回路７と第２のサンプルホールド回路８とに振分け
る。

【００８６】ここで、第１のサンプルホールド回路７の
出力線は、液晶モジュール１の水平方向の奇数ドット目
の画素と接続され、第２のサンプルホールド回路８の出
力線は、液晶モジュール１の水平方向の偶数ドット目の
液晶画素Ｇ（ｉ、ｊ）と接続されている。

【００８７】また、前述したように、切換制御信号Ｗが
Ｌレベルの期間においては、第１の映像信号ＲＡは、水
平方向の奇数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給す
る画素データからなるアナログ信号であり、これを受け
る映像処理回路Ａ ３において、第３の映像信号ＳＲＡ
が生成される。一方、第２の映像信号ＲＢは、水平方向
の偶数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給される画
素データからなるアナログ信号であり、これを受ける信
号処理回路Ｂ １６において、第４の映像信号ＳＲＢが
生成される。

【００８８】切換制御信号ＷがＨレベルの期間において
は、第２の映像信号ＲＢが水平方向の奇数ドット目の液
晶画素Ｇ（ｉ、ｊ）に供給される画素データからなるア
ナログ信号となり、これに基づいて第４の映像信号ＳＲ
Ａが生成され、一方、第１の映像信号ＲＡが水平方向の
偶数ドット目の液晶画素Ｇ（ｉ、ｊ）に供給される画素
データからなるアナログ信号となり、これに基づいて第
３の映像信号ＳＲＡが生成される。

【００８９】したがって、より具体的には、切換回路１
７は、切換制御信号ＷがＬレベルの期間においては、第
３の映像信号ＳＲＡを第１のサンプルホールド回路７に
出力し、かつ第４の映像信号ＳＲＢを第２のサンプルホ
ールド回路８に出力し、切換制御信号ＷがＨレベルの期
間においては、第３の映像信号ＳＲＡを第２のサンプル
ホールド回路８に出力し、かつ第４の映像信号ＳＲＢを
第１のサンプルホールド回路７に出力する。

【００９０】この結果、既に図２で示したように、水平
方向および垂直方向に隣接する液晶画素には、異なる信
号経路（映像処理回路Ａ ３および信号処理回路Ｂ １
６）で処理された信号が供給されるとともに、各液晶画
素Ｇ（ｉ、ｊ）においても、１フィールドごとにその信
号経路が切換わる。この結果、視覚上信号経路の違いに
よる電圧レベルのばらつきが平均化され、輝度斑等を生
じない高品質な表示を実現することができる。

【００９１】

【発明の効果】本発明によれば、高精細化された液晶モ
ジュールに映像信号を供給する映像表示装置に関し、映
像信号の処理過程に生じる電圧レベルのばらつきに基づ
く表示品質の低下を防止して、高品質な液晶表示を実現
することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における液晶表示装置の
構成を示す概略ブロック図である。

【図２】本発明の実施の形態１の液晶表示装置を用いた
場合における液晶表示画面上の画像データの状態を示す
模式図である。

【図３】本発明の実施の形態１における２相分割回路の
構成を示す概略ブロック図である。

【図４】本発明の実施の形態１の２相分割回路における
入力映像信号と、第１の映像信号と、第２の映像信号と
の関係を示す模式図である。

【図５】本発明の実施の形態１におけるタイミングコン
トローラの生成する信号の関係を示すタイミングチャー
ト図である。

【図６】従来の液晶表示装置の構成を示す概略ブロック
図である。

【図７】従来の液晶モジュールの構成を概略的に示す概
略図である。

【図８】図６の液晶表示装置を用いた場合における液晶
表示画面上の画素データの状態を示す模式図である。

【図９】従来の他の液晶表示装置の構成を示す概略ブロ
ック図である。

【図１０】図９の液晶表示装置を用いた場合における液
晶表示画面の画素データの状態を示す模式図である。

【符号の説明】

１ 液晶モジュール ２、３１ ２相分割回路 ３ 映像処理回路Ａ ５１ 映像処理回路 ４ 映像処理回路Ｂ ５ 極性反転回路Ａ ６ 極性反転回路Ｂ ５２ 極性反転回路 ７ 第１のサンプルホールド回路 ８ 第２のサンプルホールド回路 ５３ サンプルホールド回路 １０ Ａ／Ｄ変換回路 １１ 第１のメモリ １２ 第２のメモリ １３、１４ Ｄ／Ａ変換回路 ９、５４、３２ タイミングコントローラ １００、２００、３００ 液晶表示装置 Ｇ（ｉ、ｊ） 液晶画素 ＡＲ（ｉ） アドレス線 Ｄ（ｊ） データ線 ＤＢ１〜ＤＢ３ 出力線 ＮＴ ＮＭＯＳ Ｃ 記憶用コンデンサ ＭＣ 液晶セル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 児玉 和則 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 昭62−272792（ＪＰ，Ａ) 特開 平７−129125（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/36 G02F 1/133 505 H04N 5/66 102

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 水平方向および垂直方向のマトリックス
   状に配列された複数の液晶画素からなる液晶モジュール
   と、 前記映像信号を、１水平走査期間ごとに、第１の映像信
   号と第２の映像信号とに時分割する２相分割手段と、 前記第１の映像信号を前記液晶画素に供給するために映
   像処理する第１の映像処理手段と、 前記第２の映像信号を前記液晶画素に供給するために映
   像処理し、かつ極性を反転する第２の映像処理手段と、 前記第１の映像処理手段の出力と前記第２の映像処理手
   段の出力とを受けて、前記１水平走査期間ごとに、前記
   第１の映像処理手段の出力もしくは前記第２の映像処理
   手段の出力の一方を第１の信号線に出力し、他方を第２
   の出力線に出力する切換手段と、 前記第１の信号線からの出力を前記水平方向の並びにお
   ける奇数番目の前記液晶画素に供給する第１のサンプル
   ホールド手段と、 前記第２の信号線からの出力を前記水平方向の並びにお
   ける偶数番目の前記液晶画素に供給する第２のサンプル
   ホールド手段と、 外部から水平同期信号および垂直同期信号を受けて、前
   記２相分割手段と前記第１の映像処理手段と、前記第２
   の映像処理手段と前記切換手段とを制御するタイミング
   信号発生手段とを備え、 前記２相分割手段は、前記第１の映像信号および前記第
   ２の映像信号が、それぞれ、前記１水平走査期間ごと
   に、交互に、前記水平方向の並びにおける奇数番目の前
   記液晶画素に供給する複数の画素データもしくは、前記
   水平方向の並びにおける偶数番目の前記液晶画素に供給
   する複数の画素データを有するように前記映像信号を時
   分割する、液晶表示装置。
2. 【請求項２】 前記タイミング信号発生手段は、 前記垂直同期信号に応じて、その論理レベルを反転する
   フィールド切換信号を生成する手段と、 前記フィールド切換信号の論理レベルの変化に基づき、
   その論理レベルが決定され、かつ前記水平同期信号の論
   理レベルの変化に基づき反転する切換制御信号を生成す
   る手段と、 前記水平同期信号の論理レベルの変化に同期して立上が
   り、かつ繰返し所定の周期で立上がる第１のクロック信
   号を生成する手段と、 前記水平同期信号の論理レベルの変化に同期して立上が
   り、かつ前記所定の周期の２倍の時間間隔で立上がる第
   ２のクロック信号を生成する手段と、 前記切換制御信号の論理レベルの変化に基づきその論理
   レベルの初期値が決定され、かつ前記第１のクロック信
   号に同期して反転する第１の制御信号を生成する手段
   と、 前記第１の制御信号を反転して第２の制御信号を生成す
   る手段とを含み、 前記２相分割手段は、 前記第１のクロック信号に基づき、前記映像信号をＡ／
   Ｄ変換してサンプリング信号を生成する手段と、 前記第１のクロック信号に基づき、前記第１の制御信号
   に応じて前記サンプリング信号を記憶し、前記第２のク
   ロック信号に応じて前記記憶したサンプリング信号を読
   出す第１の記憶手段と、 前記第１のクロック信号に基づき、前記第２の制御信号
   に応じて前記サンプリング信号を記憶し、前記第２のク
   ロック信号に応じて前記記憶したサンプリング信号を読
   出す第２の記憶手段と、 前記第１の記憶手段から読出した前記サンプリング信号
   をＤ／Ａ変換して前記第１の映像信号を生成する手段
   と、 前記第２のクロック信号に基づき、前記第２の記憶手段
   から読出した前記サンプリング信号をＤ／Ａ変換して前
   記第２の映像信号を生成する手段とを含み、 前記切換手段は、 前記切換制御信号が第１の論理レベルであれば、前記第
   １の映像処理手段の出力を前記第１の信号線から出力
   し、かつ前記第２の映像処理手段の出力を前記第２の信
   号線から出力し、前記切換制御信号が第２の論理レベル
   であれば、前記第１の映像処理手段の出力を前記第２の
   信号線から出力し、かつ前記第２の映像処理手段の出力
   を前記第１の信号線から出力する、請求項１記載の液晶
   表示装置。