JPS6327053A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JPS6327053A JPS6327053A JP61170385A JP17038586A JPS6327053A JP S6327053 A JPS6327053 A JP S6327053A JP 61170385 A JP61170385 A JP 61170385A JP 17038586 A JP17038586 A JP 17038586A JP S6327053 A JPS6327053 A JP S6327053A
- Authority
- JP
- Japan
- Prior art keywords
- electrode wiring
- insulating film
- forming
- film
- impurity region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明の半導体記憶装置はゲートがワード線に、ドレイ
ンがビット線にそれぞれ接続され、かつソースにデータ
蓄積用のキャパシタを備える１トランジスタメモリセル
を有する半導体記憶装置において、前記データ蓄積用の
キャパシタは、前記ソース用の不純物領域に隣接して形
成された第１の絶縁膜と、前記ゲート用の第１の絶縁膜
上に形成された固定電位の第１の電極配線と、前記第１
の電極配線の周囲に形成された第２の絶縁膜と、前記ソ
ース用の不純物領域に電気的に接続し、前記第２の絶縁
膜を被覆する第２の電極配線とにより構成されているこ
とを特徴とする。
ンがビット線にそれぞれ接続され、かつソースにデータ
蓄積用のキャパシタを備える１トランジスタメモリセル
を有する半導体記憶装置において、前記データ蓄積用の
キャパシタは、前記ソース用の不純物領域に隣接して形
成された第１の絶縁膜と、前記ゲート用の第１の絶縁膜
上に形成された固定電位の第１の電極配線と、前記第１
の電極配線の周囲に形成された第２の絶縁膜と、前記ソ
ース用の不純物領域に電気的に接続し、前記第２の絶縁
膜を被覆する第２の電極配線とにより構成されているこ
とを特徴とする。
すなわち第２の電極配線の周囲に形成された第１の絶縁
膜および第２の絶縁膜はすべてキャパシタの誘電体膜と
して働くので、本発明の１トランジスタメモリセルは、
小面積で大きなキャパシタンスを有する。
膜および第２の絶縁膜はすべてキャパシタの誘電体膜と
して働くので、本発明の１トランジスタメモリセルは、
小面積で大きなキャパシタンスを有する。
本発明の半導体記憶装置の製造方法は、ゲートがワード
線に、ドレインがビット線にそれぞれ接続され、かつソ
ースにデータ蓄積用のキャパシタを備える１トランジス
タメモリセルを有する半導体記憶装置の製造方法におい
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜の上に固定電位キャパシタの他端子用の
第１の電極配線を形成する工程と、前記第１の電極配線
のパターニングの後、該第１の電極配線の周囲および半
導体基板上に第２の絶縁膜を形成する工程と、前記半導
体基板上の第２の絶縁膜を部分的に除去して該半導体基
板の表面を露出する工程と、前記第１の電極配線の周囲
に形成された第２の絶縁膜を被覆し、かつ露出された半
導体基板の表面に延在して該表面にコンタクトするよう
に第２の電極配線を形成する工程と、前記コンタクト部
の直下の半導体基板表面に反対導電型の不純物領域を形
成して、前記第２の電極配線と該不純物領域とのオーミ
ックコンタクトを形成する工程と、前記第２の電極配線
を被覆する層間絶縁膜を形成する工程と、前記ソース用
の不純物領域に隣接する第２の絶縁膜の上にトランジス
タのゲート電極形成用の第３の電極配線を形成する工程
と、前記第３の電極配線のパターニングの後、トランジ
スタのドレイン用の不純物領域を形成する工程とを有す
ることを特徴とする。
線に、ドレインがビット線にそれぞれ接続され、かつソ
ースにデータ蓄積用のキャパシタを備える１トランジス
タメモリセルを有する半導体記憶装置の製造方法におい
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜の上に固定電位キャパシタの他端子用の
第１の電極配線を形成する工程と、前記第１の電極配線
のパターニングの後、該第１の電極配線の周囲および半
導体基板上に第２の絶縁膜を形成する工程と、前記半導
体基板上の第２の絶縁膜を部分的に除去して該半導体基
板の表面を露出する工程と、前記第１の電極配線の周囲
に形成された第２の絶縁膜を被覆し、かつ露出された半
導体基板の表面に延在して該表面にコンタクトするよう
に第２の電極配線を形成する工程と、前記コンタクト部
の直下の半導体基板表面に反対導電型の不純物領域を形
成して、前記第２の電極配線と該不純物領域とのオーミ
ックコンタクトを形成する工程と、前記第２の電極配線
を被覆する層間絶縁膜を形成する工程と、前記ソース用
の不純物領域に隣接する第２の絶縁膜の上にトランジス
タのゲート電極形成用の第３の電極配線を形成する工程
と、前記第３の電極配線のパターニングの後、トランジ
スタのドレイン用の不純物領域を形成する工程とを有す
ることを特徴とする。
すなわち本発明によればキャパシタの誘電体を構成する
第１の絶縁膜は半導体基板上に形成され、また第２の絶
縁膜は第２の電極配線の周囲に形成されるものであるが
、これらは習熟された形成方法によって可能であるから
製造も容易であり、歩留りが向上する。
第１の絶縁膜は半導体基板上に形成され、また第２の絶
縁膜は第２の電極配線の周囲に形成されるものであるが
、これらは習熟された形成方法によって可能であるから
製造も容易であり、歩留りが向上する。
本発明は半導体記憶装置およびその製造方法に関するも
のであり、更に詳しく言えば１トランジスタメモリセル
を有する半導体記憶装置およびその製造方法に関するも
のである。
のであり、更に詳しく言えば１トランジスタメモリセル
を有する半導体記憶装置およびその製造方法に関するも
のである。
第３図はｌトランジスタメモリセルの回路図であり、該
トランジスタのソースにはデータ蓄積用のキャパシタが
具備されている。またトランジスタのゲートおよびドレ
インは、それぞれワード線およびビット線に接続されて
いる。
トランジスタのソースにはデータ蓄積用のキャパシタが
具備されている。またトランジスタのゲートおよびドレ
インは、それぞれワード線およびビット線に接続されて
いる。
このメモリセルの動作の概略を説明すると、データを読
み出すときには、ワード線を介してトランジスタのゲー
トに制御信号を龍加し、該トランジスタをオンさせてデ
ータ蓄積用キャパシタに保持されたデータをビット線に
読み出す、データを書き込むときには、同様にワード線
を介してトランジスタのゲートに制御信号を印加し、該
トランジスタをオンさせてデータ蓄積用のキャパシタに
ビット線上の書き込みデータを書き込む。
み出すときには、ワード線を介してトランジスタのゲー
トに制御信号を龍加し、該トランジスタをオンさせてデ
ータ蓄積用キャパシタに保持されたデータをビット線に
読み出す、データを書き込むときには、同様にワード線
を介してトランジスタのゲートに制御信号を印加し、該
トランジスタをオンさせてデータ蓄積用のキャパシタに
ビット線上の書き込みデータを書き込む。
第４図は第３図の回路を具現化する従来例の半導体記憶
装置（スタックド・キャパシタ・セル）の断面図であり
、１はＰ型Ｓ１基板、２．３はそれぞれＰ型Ｓ１基板１
に形成されたドレイン・ソースとしてのｎ型不純物領域
である。また５、６゜７はそれぞれゲート電極、ソース
電極、アース電極であり、三層構造のポリＳ１膜により
形成されている。８はキャパシタの誘電体膜であり、例
えば５１０２膜により形成されている。また９はドレイ
ン電極であり、Ａｌ膜により形成されている。
装置（スタックド・キャパシタ・セル）の断面図であり
、１はＰ型Ｓ１基板、２．３はそれぞれＰ型Ｓ１基板１
に形成されたドレイン・ソースとしてのｎ型不純物領域
である。また５、６゜７はそれぞれゲート電極、ソース
電極、アース電極であり、三層構造のポリＳ１膜により
形成されている。８はキャパシタの誘電体膜であり、例
えば５１０２膜により形成されている。また９はドレイ
ン電極であり、Ａｌ膜により形成されている。
図示するように、α線等の放射線に対するデータ保持能
力を大きくし、かつ集積度の向上を図るため、誘電体膜
８は屈曲するように形成されている。
力を大きくし、かつ集積度の向上を図るため、誘電体膜
８は屈曲するように形成されている。
しかし、かかる従来の誘電体膜８を屈曲させて形成する
方法によれば、その直下のコンタクトホールの形状およ
びソース電極７の形状に大きく依存するものであり、再
、現性良く所定の屈曲した誘電体膜８を形成することは
極めて難しい。
方法によれば、その直下のコンタクトホールの形状およ
びソース電極７の形状に大きく依存するものであり、再
、現性良く所定の屈曲した誘電体膜８を形成することは
極めて難しい。
本発明はかかる従来例の問題点に嶽みて創作されたもの
であり、量産性に適し、かつ小面積でデータ保持ス七力
の大きい半導体記憶装置とその製造方法の提供を・目的
とする。
であり、量産性に適し、かつ小面積でデータ保持ス七力
の大きい半導体記憶装置とその製造方法の提供を・目的
とする。
・本発明の半導体記憶装置はゲートがワード線に、ドレ
インがビット線にそれぞれ接続され、かつソースにデー
タ蓄積用のキャパシタを備える１トランジスタメモリセ
ルを有する半導体記憶装置において、前記データ蓄積用
のキャパシタは。
インがビット線にそれぞれ接続され、かつソースにデー
タ蓄積用のキャパシタを備える１トランジスタメモリセ
ルを有する半導体記憶装置において、前記データ蓄積用
のキャパシタは。
前記ソース用の不純物領域に隣接して形成された第１の
絶縁膜と、前記ゲート用の第１の絶縁膜上に形成された
固定電位の第１の電極配線と、前記第１の電極配線の周
囲に形成された第２の絶縁膜と、前記ソース用の不純物
領域に電気的に接続し、前記第２の絶縁膜を被覆する第
２の電極配線とにより構成されていることを特徴とする
。
絶縁膜と、前記ゲート用の第１の絶縁膜上に形成された
固定電位の第１の電極配線と、前記第１の電極配線の周
囲に形成された第２の絶縁膜と、前記ソース用の不純物
領域に電気的に接続し、前記第２の絶縁膜を被覆する第
２の電極配線とにより構成されていることを特徴とする
。
本発明の半導体記憶装置の製造方法は、ゲートがワード
線に、ドレインがビット線にそれぞれ接続され、かつソ
ースにデータ蓄積用のキャパシタを備えるｌトランジス
タメモリセルを有する半導体記憶装置の製造方法におい
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜の上に固定電位キャパシタの他端子用の
第１の電極配線を形成する工程と、前記第１の電極配線
のパターニングの後、該第１の電極配線の周囲および半
導体基板上に第２の絶縁膜を形成する工程と、前記半導
体基板上の第２の絶縁膜を部分的に除去して該半導体基
板の表面を露出する工程と、前記第１の電極配線の周囲
に形成された第２の絶縁膜を被覆し、かつ露出された半
導体基板の表面に延在して該表面にコンタクトするよう
に第２の電極配線を形成する工程と、前記コンタクト部
の直下の半導体基板表面に反対導電型の不純物領域を形
成して、前記第２の電極配線と該不純物領域とのオーミ
ックコンタクトを形成する工程と、前記第２の電極配線
を被覆する層間絶縁膜を形成する工程と、前記ソース用
の不純物領域に隣接する第２の絶縁膜の上にトランジス
タのゲート電極形成用の第３の電極配線を形成する工程
と、前記第３の電極配線のパターニングの後、トランジ
スタのドレイン用の不純物領域を形成する工程とを有す
ることを特徴とする。
線に、ドレインがビット線にそれぞれ接続され、かつソ
ースにデータ蓄積用のキャパシタを備えるｌトランジス
タメモリセルを有する半導体記憶装置の製造方法におい
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜の上に固定電位キャパシタの他端子用の
第１の電極配線を形成する工程と、前記第１の電極配線
のパターニングの後、該第１の電極配線の周囲および半
導体基板上に第２の絶縁膜を形成する工程と、前記半導
体基板上の第２の絶縁膜を部分的に除去して該半導体基
板の表面を露出する工程と、前記第１の電極配線の周囲
に形成された第２の絶縁膜を被覆し、かつ露出された半
導体基板の表面に延在して該表面にコンタクトするよう
に第２の電極配線を形成する工程と、前記コンタクト部
の直下の半導体基板表面に反対導電型の不純物領域を形
成して、前記第２の電極配線と該不純物領域とのオーミ
ックコンタクトを形成する工程と、前記第２の電極配線
を被覆する層間絶縁膜を形成する工程と、前記ソース用
の不純物領域に隣接する第２の絶縁膜の上にトランジス
タのゲート電極形成用の第３の電極配線を形成する工程
と、前記第３の電極配線のパターニングの後、トランジ
スタのドレイン用の不純物領域を形成する工程とを有す
ることを特徴とする。
本発明の半導体記憶装置によれば、第２の電極配線の周
囲に形成された第１の絶縁膜および第２の絶縁膜はすべ
てデータ蓄積用キャパシタの誘電体膜として働くから、
小さいセルの形成面積で、データ保持走力を大きくする
ことができる。
囲に形成された第１の絶縁膜および第２の絶縁膜はすべ
てデータ蓄積用キャパシタの誘電体膜として働くから、
小さいセルの形成面積で、データ保持走力を大きくする
ことができる。
また本発明の半導体記憶装置の製造方法によれば、キャ
パシタの誘電体を構成する第１の絶縁膜は半導体基板上
に形成され、また第２の絶縁膜は第２の電極配線の周囲
に形成されるものであるが、これらの形成は従来の習熟
した技術によるものであるから、再現性も良く、歩留ま
りも向上する。
パシタの誘電体を構成する第１の絶縁膜は半導体基板上
に形成され、また第２の絶縁膜は第２の電極配線の周囲
に形成されるものであるが、これらの形成は従来の習熟
した技術によるものであるから、再現性も良く、歩留ま
りも向上する。
次に図を参照しながら本発明の実施例について説明する
。第１図（ａ）〜（ｉ）は本発明の実施例に係る半導体
記憶装置の製造工程を説明する断面図であり、第２図は
パターン配置図である。なお第２図のＡ−Ａ矢視断面図
が第１図の断面図に対応する。
。第１図（ａ）〜（ｉ）は本発明の実施例に係る半導体
記憶装置の製造工程を説明する断面図であり、第２図は
パターン配置図である。なお第２図のＡ−Ａ矢視断面図
が第１図の断面図に対応する。
（１）まず選択的酸化法によりＰ型Ｓ１基板１０の上に
フィールド５１０２膜１１を形成した後に、薄い５ｉ０
２膜１２（第１の絶縁膜）を形成する（第１図（ａ））
。
フィールド５１０２膜１１を形成した後に、薄い５ｉ０
２膜１２（第１の絶縁膜）を形成する（第１図（ａ））
。
（２）次にＳＩ（：ｈＨ１２の上に全面にポリＳ１膜を
被着した後に、パターニングして第１の電極配線１３を
形成する（第１図（ｂ）、第２図）。
被着した後に、パターニングして第１の電極配線１３を
形成する（第１図（ｂ）、第２図）。
（３）次いでウォッシュアウトにより、 ５ｔＯｚ膜１
２を除去した後に、再び酸化してＰ型５１基板１０の表
面および第１の電極配！ａ１３の周囲に薄いゲート用５
ｉＯｚｌＩ ｌ ４ （第２の絶縁膜）を形成する（第
１図（Ｃ））、これにより第１の電極配線１３の周囲は
５ｔ０２！ｉ ｌ ２および５１０２膜１４によって被
覆される。
２を除去した後に、再び酸化してＰ型５１基板１０の表
面および第１の電極配！ａ１３の周囲に薄いゲート用５
ｉＯｚｌＩ ｌ ４ （第２の絶縁膜）を形成する（第
１図（Ｃ））、これにより第１の電極配線１３の周囲は
５ｔ０２！ｉ ｌ ２および５１０２膜１４によって被
覆される。
（４）次にマスクＢによりパターニングして薄いゲー）
ＳｉＯｚ膜１４膜部４的に除去して開口部１５を形成す
る（１８１図（ｄ）、第２図）。
ＳｉＯｚ膜１４膜部４的に除去して開口部１５を形成す
る（１８１図（ｄ）、第２図）。
（５）次にリンドープのポリＳ＋Ｉｇ！を全面に形成し
た後にパターニングして第２の電極配線１６を形成する
（第１図（ｅ）、第２図）。
た後にパターニングして第２の電極配線１６を形成する
（第１図（ｅ）、第２図）。
（８）次いで熱酸化するとＰ型Ｓ１基板ｌＯの上には薄
く、第２の電極配線１６のポリＳｉ［の上には厚＜ ５
ｌｚＷａ １７が形成される。またこのときの熱処理に
よりポリＳｉ膜中のリンがＰ型Ｓ１基板１０に拡散し、
ソースとしての不純物領域１８が形成される（第１図（
ｆ） ） 。
く、第２の電極配線１６のポリＳｉ［の上には厚＜ ５
ｌｚＷａ １７が形成される。またこのときの熱処理に
よりポリＳｉ膜中のリンがＰ型Ｓ１基板１０に拡散し、
ソースとしての不純物領域１８が形成される（第１図（
ｆ） ） 。
（７）次にポリＳｉ膜中を全面に被着した後にパターニ
ングして第３の電極配線１９（ワード線）を形成する（
第１図（ｇ）、第２図）。
ングして第３の電極配線１９（ワード線）を形成する（
第１図（ｇ）、第２図）。
（８）次いでマスクＣにより不図示のレジスト膜をパタ
ーニングしてリンイオン（Ｐｏ）を打ち込む、その後、
レジスト膜を除去し、更に熱処理を施すことにより、ド
レインとしての不純物領域２０が形成されるとともに、
リンドープにより第３の電極配線１９の配線抵抗は低く
なる（第１図（ｈ）、第２図）。
ーニングしてリンイオン（Ｐｏ）を打ち込む、その後、
レジスト膜を除去し、更に熱処理を施すことにより、ド
レインとしての不純物領域２０が形成されるとともに、
リンドープにより第３の電極配線１９の配線抵抗は低く
なる（第１図（ｈ）、第２図）。
（９）次に全面に層間絶縁膜としてのＰＳＧ膜２１を形
成した後にパターニングしてコンタクトホールを形成す
る０次いでＡＪＩ膜を全面に被着した後にパターニング
して金属配線２２（ビット線）を形成することにより本
発明の実施例に係る半導体記憶装置が完成する（第１図
（１）。
成した後にパターニングしてコンタクトホールを形成す
る０次いでＡＪＩ膜を全面に被着した後にパターニング
して金属配線２２（ビット線）を形成することにより本
発明の実施例に係る半導体記憶装置が完成する（第１図
（１）。
第２図）、 なお実際に使用する場合には、第１の電極
配線１３は例えばアース等の固定電位に設定される。
配線１３は例えばアース等の固定電位に設定される。
このように本発明の実施例装置によれば、第１の電極配
線１３の周囲に形成するｓｔｏ？膜１２．１４をデータ
蓄積用のキャパシタの誘電体膜として用いているので、
少ない形成面積で、大きなキャパシタンスのキャパシタ
を作成することができる。従ってα線等の放射線に対し
てもデータ保持歯力の高い半導体集積回路を形成するこ
とができる。
線１３の周囲に形成するｓｔｏ？膜１２．１４をデータ
蓄積用のキャパシタの誘電体膜として用いているので、
少ない形成面積で、大きなキャパシタンスのキャパシタ
を作成することができる。従ってα線等の放射線に対し
てもデータ保持歯力の高い半導体集積回路を形成するこ
とができる。
また本発明の実施例方法によれば、例えば従来の屈曲し
た誘電対膜を形成する等の複雑な技術を必要とせず、習
熟した技術を用いるものである。
た誘電対膜を形成する等の複雑な技術を必要とせず、習
熟した技術を用いるものである。
このため製造が容易で、かつ歩留まりの向上を図ること
ができる。
ができる。
以上説明したように、本発明の半導体記憶装置によれば
、第２の電極配線の周囲に形成された第１の絶縁膜およ
び第２の絶縁膜をすべてキャパシタの誘電対膜として利
用するものであるから。
、第２の電極配線の周囲に形成された第１の絶縁膜およ
び第２の絶縁膜をすべてキャパシタの誘電対膜として利
用するものであるから。
少ない形成面積で大きなキャパシタンスを有する。
また本発明の半導体記憶装置の製、遣方法によれば、習
熟した技術を用いるものであるから１歩留まりの向上を
図ることができる。
熟した技術を用いるものであるから１歩留まりの向上を
図ることができる。
第１図は本発明の実施例に係る半導体記憶装置およびそ
の製造、方法を説明する断面図、：５２図は本発明の実
施例に係る半導体記憶装置の配ｌパターン図、 第３図は１トランジスタメモリセルの回路図、第４図は
従来例の断面図である。 （符号の説明） １０・・・Ｐ型Ｓ、基板、 １１・・・フィールド５１０２膜。 １２．１４・・・薄い５１０２膜、 １３・・・第１の電極配線、 １５・・・関口部、 １６・・・第２の電極配線、 １７ ・＝ＳｌｈｌｌＧｉ １８．２０・・・不純物領域。 １９・・・第３の電極配＆ｉ（ワードｗｉ＞、２１・−
Ｐ Ｓ Ｇ膜、 ２２・・・金属配線（ビット線）。 １ｌｌ （！ｒ） （Ｃ） ホ３巴朗の文さもと、イ列吋切り通 第１図（ぞめ１） （ｆ） 木、腎明め實費便ｊ吋面図 第１図（ぞ１２） 一一一ル −−−−−−′−１４ ノ）５，１ｅｎＪｓイｆ’ｉ−、’！ ’＝ ハ’クー
＞４２ＡＵｆＪ第２図 ｔ− 弊 肴
の製造、方法を説明する断面図、：５２図は本発明の実
施例に係る半導体記憶装置の配ｌパターン図、 第３図は１トランジスタメモリセルの回路図、第４図は
従来例の断面図である。 （符号の説明） １０・・・Ｐ型Ｓ、基板、 １１・・・フィールド５１０２膜。 １２．１４・・・薄い５１０２膜、 １３・・・第１の電極配線、 １５・・・関口部、 １６・・・第２の電極配線、 １７ ・＝ＳｌｈｌｌＧｉ １８．２０・・・不純物領域。 １９・・・第３の電極配＆ｉ（ワードｗｉ＞、２１・−
Ｐ Ｓ Ｇ膜、 ２２・・・金属配線（ビット線）。 １ｌｌ （！ｒ） （Ｃ） ホ３巴朗の文さもと、イ列吋切り通 第１図（ぞめ１） （ｆ） 木、腎明め實費便ｊ吋面図 第１図（ぞ１２） 一一一ル −−−−−−′−１４ ノ）５，１ｅｎＪｓイｆ’ｉ−、’！ ’＝ ハ’クー
＞４２ＡＵｆＪ第２図 ｔ− 弊 肴
Claims (2)
- （１）ゲートがワード線に、ドレインがビット線にそれ
ぞれ接続され、かつソースにデータ蓄積用のキャパシタ
を備える１トランジスタメモリセルを有する半導体記憶
装置において、前記データ蓄積用のキャパシタは、前記
ソース用の不純物領域に隣接して形成された第１の絶縁
膜と、前記ゲート用の第１の絶縁膜上に形成された固定
電位の第１の電極配線と、前記第１の電極配線の周囲に
形成された第２の絶縁膜と、前記ソース用の不純物領域
に電気的に接続し、前記第２の絶縁膜を被覆する第２の
電極配線とにより構成されていることを特徴とする半導
体記憶装置。 - （２）ゲートがワード線に、ドレインがビット線にそれ
ぞれ接続され、かつソースにデータ蓄積用のキャパシタ
を備える１トランジスタメモリセルを有する半導体記憶
装置の製造方法において、半導体基板上に第１の絶縁膜
を形成する工程と、 前記第１の絶縁膜の上に固定電位キャパシタの他端子用
の第１の電極配線を形成する工程と、前記第１の電極配
線のパターニングの後、該第１の電極配線の周囲および
半導体基板上に第２の絶縁膜を形成する工程と、 前記半導体基板上の第２の絶縁膜を部分的に除去して該
半導体基板の表面を露出する工程と、前記第１の電極配
線の周囲に形成された第２の絶縁膜を被覆し、かつ露出
された半導体基板の表面に延在して該表面にコンタクト
するように第２の電極配線を形成する工程と、 前記コンタクト部の直下の半導体基板表面に反対導電型
の不純物領域を形成して、前記第２の電極配線と該不純
物領域とのオーミックコンタクトを形成する工程と、 前記第２の電極配線を被覆する層間絶縁膜を形成する工
程と、 前記ソース用の不純物領域に隣接する第２の絶縁膜の上
にトランジスタのゲート電極形成用の第３の電極配線を
形成する工程と、 前記第３の電極配線のパターニングの後、トランジスタ
のドレイン用の不純物領域を形成する工程とを有するこ
とを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170385A JPS6327053A (ja) | 1986-07-18 | 1986-07-18 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170385A JPS6327053A (ja) | 1986-07-18 | 1986-07-18 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6327053A true JPS6327053A (ja) | 1988-02-04 |
Family
ID=15903951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170385A Pending JPS6327053A (ja) | 1986-07-18 | 1986-07-18 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327053A (ja) |
-
1986
- 1986-07-18 JP JP61170385A patent/JPS6327053A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5128273A (en) | Method of making a dynamic random access memory cell with stacked capacitor | |
| TW209913B (ja) | ||
| JPS60231357A (ja) | 半導体記憶装置 | |
| EP0352893B1 (en) | Metal insulator semiconductor type dynamic random access memory device | |
| JPH05326872A (ja) | Ｉｃデバイスのコンデンサを形成する方法および半導体ｉｃのｄｒａｍセルを形成する方法 | |
| US4574465A (en) | Differing field oxide thicknesses in dynamic memory device | |
| US4247915A (en) | Punch-through load devices in high density static memory cell | |
| US4441246A (en) | Method of making memory cell by selective oxidation of polysilicon | |
| JPS6155258B2 (ja) | ||
| US4388121A (en) | Reduced field implant for dynamic memory cell array | |
| JPS6156445A (ja) | 半導体装置 | |
| US4246592A (en) | High density static memory cell | |
| US4606114A (en) | Multilevel oxide as diffusion source | |
| US4536941A (en) | Method of making high density dynamic memory cell | |
| US5109258A (en) | Memory cell made by selective oxidation of polysilicon | |
| JPS5856267B2 (ja) | 半導体集積回路の製造方法 | |
| JP2772375B2 (ja) | 半導体記憶装置 | |
| US4198695A (en) | Static semiconductor memory cell using data lines for voltage supply | |
| JPH0438144B2 (ja) | ||
| US5049958A (en) | Stacked capacitors for VLSI semiconductor devices | |
| US4203125A (en) | Buried storage punch through dynamic ram cell | |
| JPH0529571A (ja) | 半導体記憶装置およびその製造方法 | |
| US4345364A (en) | Method of making a dynamic memory array | |
| JPS6240765A (ja) | 読み出し専用半導体記憶装置およびその製造方法 | |
| JPH01149452A (ja) | 半導体記憶装置及びその製造方法 |