JPS63276154A

JPS63276154A - Ｄｍａ転送制御装置

Info

Publication number: JPS63276154A
Application number: JP62109753A
Authority: JP
Inventors: Kokichi Taniai; 谷合　高吉; Tadashi Saito; 正斎藤
Original assignee: Fujitsu Ltd; Fujitsu Micom System Co Ltd
Current assignee: Fujitsu Ltd; Fujitsu Micom System Co Ltd
Priority date: 1987-05-07
Filing date: 1987-05-07
Publication date: 1988-11-14
Also published as: JPH0568730B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕データ転送プログラムアドレスを格納するチャネル毎の
マイクロアドレスレジスタのほかに、オペレーションプ
ログラムアドレスを格納するオペレーション用マイクロ
アドレスレジスタを有し、所定チャネルに対するデータ
転送プログラム処理が行われているときは、該所定チャ
ネルに対応するマイクロアドレスレジスタに格納された
データ転送プログラムアドレスが読出され、データ転送
プログラム処理以外のプログラム処理が行われるときは
、＝亥オペレーシッン用マイクロアドレスレジスタに格
納されたオペレーションプログラムアドレスが読出され
、該読出された各アドレスによりマイクロＲＯＭに格納
されたマイクロプログラムの読出しが制御されるＤＭＡ
転送制御装置であって、データ転送用のチャネルが切り
換ってしまったあとに、バスエラー信号などが入ってき
ても、該切り換えられたチャネルに対応するマイクロア
ドレスレジスタの内容を破壊することなく、また物量的
にもさほど増やさずに、デッドサイクルなしでチャネル
遷移を行うことが可能になる。

〔産業上の利用分野〕

本発明はＤＭＡ　（ダイレクトメモリアクセス）転送制
御装置に関し、特にＣＰＵを介さないでデータ転送を制
御するＤＭＡコントローラによるデータ転送を制御する
ためのＤＭＡ転送制御装置に関する。

〔従来の技術〕

第１１図はＤＭＡ転送の概念を説明する図であって、Ｃ
ＰＵ、Ｉ１０装置（例えば１０１）、メモリ　（例えば
Ｍｌ、Ｍ２）　、ＤＭＡコントローラ（ＤＭＡＣ）など
が、アドレスバス、データバス、および制御信号用のバ
ス（例えばリード／ライト信号用のバス）を介して相互
に接続され、マイクロコンピュータシステムが構成され
る。そしてＤＭＡ転送が行われる際には、上記ＤＭＡコ
ントローラが、ＣＰＵに代って上記各バスを占有し、Ｃ
ＰＵが該ＤＭＡコントローラに対して予め書き込んだコ
マンドに応じて、上記メモリ間（例えばＭｌ、Ｍ２間）
あるいは上記メモリとＩ１０装置間（例えば１０１から
Ｍｌ、あるいはＭｌから！０１）のデータ転送を制御す
る。そのために該ＤＭＡコントローラは該ＣＰＵに対し
ホールド要求信号ＨＡＬＤを送出し、これによって該Ｃ
ＰＵの動作が一時的に中断され該ＣＰＵがバスを明は渡
すとともに、該ＣＰＵから該ＤＭＡコントローラにホー
ルド許可信号）ＩＡＬＤ　ＡＣＫが返送される。なお、
上記ホールド要求信号送出前にｃｐｕから予め該ＤＭＡ
コントローラに対して、所定のコマンドが登録されてお
り、次いで該ＣＰＵからのスタート指示にもとづいて該
ホールド要求信号が送出される。すなわち、例えばメモ
リ間のデータ転送であれば、転送元（ソース）および転
送先（デスティネーション）のアドレスおよび転送デー
タの量（バイト情報）などが登録され、該ＤＭＡコント
ローラを介して該転送データの量がＯになるまで上記デ
ータ転送がつづけられる。またＩ１０装置とメモリ間の
データ転送であれば、例えば所定のＩ１０装置から該Ｄ
ＭＡコントローラに対し転送要求信号ＲＥＱが送出され
、該ＤＭＡコントローラから該転送要求の許可信号ＲＥ
Ｑ　　ＡＣＫを返送するとともに転送先のアドレスが指
定され、該Ｉ１０装置から所定のメモリへのデータ転送
が行われる。

第１２図はかかるＤＭＡコントローラ（ＤＭＡＣ）の内
部構成を示す概略図であって、リクエストハンドラーＲ
、データハンドラーＤ１およびマイクロユニットＭなど
によって構成されている。リクエストハンドラーＲは、
例えばＩ１０装置からの転送プログラム処理要求信号Ｒ
ＥＱ　（あるいはメモリ間のデータ転送が行われる際に
ＣＰＵからのスタート指示にもとづいて自動的に発生す
るオートリクエスト信号）を受付けた際に、該データハ
ンドラー〇あるいはマイクロユニットＭに対し所定のデ
ータ転送プログラム処理要求信号ＴＲ［！Ｑを送出する
。マイクロユニットＭは、該転送プログラム処理要求信
号ＴＲＩＩ！Ｑにもとづいて、該データハンドラー〇に
、所定のデータ転送を行うための制御情報を送出する。

これにより該データハンドラーＤおよびデータバス、ア
ドレスバスなどを介して所定のデータ転送（例えばメモ
リＭ１の所定番地から順次所定バイトのデータを読出し
てメモリＭ２の所定番地より順次書込む）が行われる。

本発明のＤＭＡ転送制御装置は、かかるＤＭＡコントロ
ーラを介してのデータ転送を制御する制御ユニットとし
て機能する上記マイクロユニットＭの一部を改良したも
のであって、第７図は、本発明の特長を明らかにするた
めに、従来技術の範囲で想定しうる該マイクロユニット
Ｍの対応部分の構成を例示したものである。

すなわち第７図において、Ｒはリクエストハンドラーを
示し、他の構成部分（すなわちアドレスレジスタコント
ロール部１、チャネル０乃至チャネル３に対するマイク
ロアドレスレジスタ２０乃至２３、セレクタ３、インク
リメント素子４、マイクロＲＯＭ５、レジスタ６）は上
記マイクロ命令ッｌ−Ｍの一部を構成する。すなわち上
記第７図に示されるものは、４チャネル分のＤＭＡ転送
制御装置を示しており、例えば４組のＩ１０装置からそ
れぞれ該リクエストハンドラーＲに転送要求信号ＲＥＱ
Ｏ乃至ＲＥＱ３が入力される。そしてこれらの転送要求
信号の入力に応じて、該リクエストハンドラーＲから該
マイクロアドレスレジスタに対し所定のチャネル指定信
号ＣＨが入力されるとともに、該アドレスレジスタコン
トロール部１に転送プログラム処理要求信号ＴＲＥＱが
入力され、該アドレスレジスタコントロール部１から該
指定されたチャネルのマイクロアドレスレジスタ（例え
ば２１）に対し、読出しあるいは書込み信号が供給され
る。上記各チャネル毎のマイクロアドレスレジスタ２０
乃至２３には当該チャネルについてのデータ転送を行う
ためのアドレス情報が保持されており、該保持されてい
るアドレス情幸ｌが読出されると、該読出されたアドレ
ス情報がセレクタ３を通してマイクロＲＯＭ５に入力さ
れるとともに、インクリメント素子４によって該アドレ
ス情報の内容がインクリメントされて再び当該チャネル
のマイクロアドレスレジスタ（例えば２１）に書込まれ
る。これにより該マイクロＲＯＭ５から、対応するアド
レスに格納されているマイクロ命令が読出され、次いで
レジスタ６にとり込まれて当該チャネルについてのデー
タ転送を行うための制御信号が該レジスタ６から例えば
上記データハンドラーＤなどに出力される。

第８図は、上記第７図の装置の動作を説明するためのタ
イミング図であって、クロックφｌがハイレベルのとき
にマイクロＲＯＭ５がプリチャージされ、クロックφ１
がロウレベルになると該マイクロＲＯＭ５がディスチャ
ージされる。該第８図には、所定チャネルに対する転送
サイクルが３サイクル（Ｔｌ乃至Ｔ３）とされている場
合が示されており、ＭＤは各サイクル毎にマイクロＲＯ
Ｍ５から読出された出力（マイクロ命令）を示す。

なおりロックφ２は該マイクロＲＯＭからの読出された
出力がレジスタ６にとり込まれるタイミングを示す。

ここで上記第７図に示されるようなりＭＡ転送制御装置
においては、上記第８図に示されるように、１つのチャ
ネル（例えばチャネルｌ）のマイクロプログラム処理が
終了してから、他の転送プログラム処理要求ＴＲｆ！Ｑ
　（第８図においてはチャネル０についての転送プログ
ラム処理要求）の受は付は処理を行うこととなる。すな
わち第８図において、上記転送プログラム処理要求信号
ＴＲＥＱは、チャネル１の転送サイクルにおける最終サ
イクル（この場合Ｔ３サイクル目）において（すなわち
チャネルｌのデータ転送が正しく実行されたあとで）出
力され、これによってチャネル指定信号ＣＨがチャネル
１からチャネル０に切り換えられる。

しかしながら、かかるタイミングで転送プログラム処理
要求信号ＴＲＥＱを出力した場合には、上記チャネルＯ
のマイクロプログラム処理を実行できるようになるまで
には、マイクロＲＯＭにアドレスを与え、マイクロＲＯ
Ｍのディスチャージ期間にマイクロＲＯＭからデータを
読出さなければならないため、次のチャネル（この場合
チャネル０）の転送サイクルに入るまでに（すなわちチ
ャネル遷移を行うのに）　１サイクル分のデッドサイク
ルが入ってしまい、それだけ装置の動作がおくれるとい
う問題点がある。

かかる問題点を解消するためには、第９図に示されるよ
うに、上記チャネル１のマイクロプログラム処理が終了
する前に（すなわちＴ２サイクル目において）上記転送
プログラム処理要求信号ＴＲｔ！Ｑをマイクロユニット
に送り、該マイクロユニットにおいて次の転送の準備を
予め行っておくことが考えられる。

しかしながら、かかるタイミングで転送プログラム処理
要求信号ＴＲＥＱを出力した場合には、バスエラーが起
った場合にバスエラー信号ＢＥＲＲが送られてきても（
該バスエラー信号ＢＥＲＲは転送最終サイクルＴ３で送
られてくる）、それ以前に（上記Ｔ２サイクル目に）転
送プログラム処理要求信号ＴＲ８口が出力されることに
よって、既に次のデータ転送を行うためのチャネル（こ
の場合チャネル０）に切り換ってしまうため、まだ転送
を行っていない上記チャネルＯにバスエラーが起ったも
のと誤って判断される。すなわち該第９図に示されるタ
イミングで転送プログラム処理要求を行った場合には、
チャネル１のデータ転送においてバスエラーが発生した
場合にも、そのことが検出される前に次のチャネルＯに
変化してしまい、該チャネル０のマイクロアドレスレジ
スタの情報が破壊されてしまう（バスエラーの処理のた
めのアドレスに書き換えられてしまう）という問題点が
あり、結局第７図に示される装置によって第９図に示さ
れるタイミングで転送プログラム処理要求信号ＴＲ８口
を出力することは不可能となる。

更に上記第８図に示されるタイミングで転送プログラム
処理要求信号ＴＲＥＱを出力した場合の上記問題点を解
決する他の手段として、第１０図に示されるようにマイ
クロＲＯＭ５のマイクロアドレスレジスタおよびマイク
ロデータレジスタ（第７図のレジスタ６に相当する）に
それぞれチャネル分のレジスタ２０乃至２３および６０
乃至６３を設け、転送プログラム処理要求信号ＴＲＥＱ
がマイクロユニットに送られてきたならば直ちに、該マ
イクロアドレスレジスタおよびマイクロデータレジスタ
を切り換えてしまうことも考えられている（特開昭５９
−１００９５６号公報）。この場合にはチャネルを切り
換えるだけでマイクロデータレジスタの切り換えが行な
えるので、上記第８図に示されるようなデッドサイクル
が入らなくなるが、特にマイクロＲＯＭから出力される
各命令のビット長が長い場合（例えば７０〜８０ビツト
）に、上述したような複数チャネル分のデータレジスタ
を設けると、物量的に増大してしまうという問題点があ
り、したがってコストあるいは集積度の面からみて不利
となるという問題点がある。

〔発明が解決しようとする問題点〕

本発明はかかる問題点を解決するためになされたもので
、データ転送用のチャネルが切り換ってしまったあとに
、バスエラー信号などが送られてきても、該切り換えら
れたチャネルに対応するマイクロアドレスレジスタの内
容を破壊することなく、また物量的な増加をもたらすこ
ともなく、しかもデッドサイクルなしでチャネル遷移を
行うことができるようにしたものである。

〔問題点を解決するための手段〕

上記問題点を解決するために本発明においては、データ
転送プログラムアドレスを格納するチャネル毎のマイク
ロアドレスレジスタと、オペレーションプログラムアド
レスを格納するオペレーション用マイクロアドレスレジ
スタとを有し、所定チャネルに対するデータ転送プログ
ラム処理が行われているときは、該所定チャネルに対応
するマイクロアドレスレジスタに格納されたデータ転送
プログラムアドレスが読出され、データ転送プログラム
処理以外のプログラム処理（例えばバスエラー処理、ス
タート処理等の全チャネルに共通なプログラム処理）が
行われるときは、該オペレーション用マイクロアドレス
レジスタに格納されたオペレーションプログラムアドレ
スが読出され、該読出された各アドレスによりマイクロ
ＲＯＭに格納されたマイクロプログラムの読出しが制御
される、ＤＭＡ転送制御装置が提供される。

〔作　用〕

上記構成によれば、オペレーション専用のマイクロアド
レスレジスタを追加することにより例えばバスエラー処
理などのプログラム処理が行われるときは、該オペレー
ション専用のマイクロアドレスレジスタに格納されたオ
ペレーションプログラムアドレスが読出され、これによ
りマイクロＲＯＭに格納されたマイクロ命令の読出しが
制御されるため、バスエラー信号などが送られてきたと
きに、切り換え後のチャネルに対応するマイクロアドレ
スレジスタの内容が破壊されることがなく、またそれ程
物量的な増加をもたらすこともなく、しかもデッドサイ
クルなしでチャネル遷移を行うことが可能となる。

〔実施例〕

第１図は本発明の１実施例としてのＤＭＡ転送制御装置
を示すもので、上記第７図に示される装置との大きな相
違点は、マイクロアドレスレジスタとしてオペレーショ
ン専用のプログラム処・理（上述したようなデータ転送
プログラム処理以外のプログラム処理）を行うためのオ
ペレーション用マイクロアドレスレジスタ２５を追加し
、アドレスレジスタコントロール部１よりバスエラー信
号ＢＥＲＲ等の例外発生信号が人力されたときには、該
アドレスレジスタコントロール部１より出力される信号
ＯＰＲおよびＯＰＷにより、該オペレーション用マイク
ロアドレスレジスタ２５の読出しおよび書込みが制御さ
れる。すなわちこれらの信号ＯＰＲ，ＯＰＷはデータ転
送プログラム処理が実行されている間は生成されず、バ
スエラー処理等のオペレーション用のプログラム処理が
実行されるときに出力されて、上記オペレーション用マ
イクロアドレスレジスタ２５の制御を行う。一方データ
転送プログラム処理が実行されている間は、リクエスト
ハンドラーＲから該アドレスレジスタコントロール部１
に入力されるチャネル指定信号ＣＨおよび転送プログラ
ム処理要求信号ＴＲＥＱに応じて、該アドレスレジスタ
コントロール部１から、所定チャネルに対応するマイク
ロアドレスレジスタ２０乃至２３に対する読出し信号μ
＾ＲＲＯ乃至μＡＲＲ３および書込み信号μＡＲＷＯ乃
至μＡＲＷ３が出力される。

第２図は、第１図に示されるマイクロアドレスレジスタ
の内部構成を例示する回路図であって、上記各チャネル
毎のマイクロアドレスレジスタ２０乃至２３は、それぞ
れアンドゲート２０１乃至２３１　、　　）ランジメタ
２０２乃至２３２、ランチ回路２０３乃至２３３、およ
びトランジスタ２０４乃至２３４により構成され、また
上記オペレーション用のマイクロアドレスレジスタ２５
はアンドゲート２５１、トランジスタ２５２、ラッチ回
路２５３、およびトランジスタ２５４により構成される
。

したがって上記クロック信号φ１がハイレベルの時点で
例えばチャネル０に対応するデータ転送用のマイクロア
ドレスレジスタ２０に対する暮込み信号μＡＲＷＯがハ
イレベルになると、アンドゲート２０１を介してトラン
ジスタ２０２をオンとし、インクリメント素子４側から
所定のアドレス情報がラッチ回路２０３に保持される。

一方、該マイクロアドレスレジスタ２０に対する読出し
信号μＡＲＲＯがハイレベルになるとトランジスタ２０
４がオンとなり、該ラッチ回路２０３に保持されている
アドレス情報がインバータ２６を介して読出される。同
様にして上記クロック信号φ１がハイレベルの時点でオ
ペレーション用のマイクロアドレスレジスタ２５に対す
る信号ＯＰＷがハイレベルになると、アンドゲート２５
１を介してトランジスタ２５２をオンとし、インクリメ
ント素子４側から所定のアドレス情報がラッチ回路２５
３に保持され、一方、該マイクロアドレスレジスタ２５
に対する読出し信号ＯＰＲがハイレベルになるとトラン
ジスタ２５４がオンとなり、該ランチ回路２５３に保持
されているアドレス情報がインバータ２６を介して読出
される。

第３図は、上記第１図の動作を説明するタイミング図で
あって、バスエラーが起っていない場合のタイミング図
である。クロック信号φ１がハイレベルのときにマイク
ロＲＯＭ５がプリチャージされ（μＲＯＭ　（Ｐ）参照
）、クロック信号φ１がロウレベルのときにマイクロＲ
ＯＭ５がディスチャージされる（μＲＯＭ　（Ｄ）参照
）。転送プログラム処理要求信号ＴＲＥＱは、上述した
第９図に示されるタイミングと同様にＴ２サイクル目に
送出され、それによってチャネル遷移（チャネル１から
チャネル０への切り換え）が行われる。ＴＥＮは転送イ
ネーブル信号であって、転送プログラム処理要求信号Ｔ
ＲＩ！Ｑを受付けることによってハイレベルとなり、該
信号ＴＥＮがハイレベルの期間中は転送内部処理が行わ
れている。マイクロアドレスレジスタ読出し信号（例え
ばμＡＲＲＩ　’）はクロック信号φｌがハイレベルの
ときから出力され、クロック信号φ１がロウレベルのと
きに読出しが行われる。このようにして読み出されたア
ドレス情報は上述したようにインクリメントされ、ハイ
レベルのマイクロアドレスレジスタ書込み信号（例えば
μＡＲＷＩ）がクロック信号φ２がハイレベルとなるタ
イミングで出力され、その後クロック信号φｌがハイレ
ベルとなったときに上記アンドゲート（例えば２１１）
を介して書込みが行われる。この場合上述したようにチ
ャネル１の転送サイクルにおけるＴ２サイクル目に転送
プログラム処理要求信号ＴＲＥＱが送出されるため、チ
ャネル１の転送プログラム処理が終った後、直ちにデッ
ドサイクルなしでチャネルＯの転送プログラム処理が開
始される。

また第４図は、同じく上記第１図の動作を説明するタイ
ミング図であって、バスエラーが起った場合のタイミン
グ図である。ここで上記第３図のタイミング図と相違す
る点は、チャネル１の転送最終サイクル（Ｔ３サイクル
目）にバスエラーが起った（正しい転送処理が行われな
かった）ことを示すバスエラー信号ＢＥＲＲがハイレベ
ルになることにより、転送イネーブル信号ＴＥＮがハイ
レベルからロウレベルとなり、これによってデータ転送
プログラム処理の実行からオペレーション用プログラム
処理（バスエラー処理、スタート処理などデータ転送プ
ログラム処理以外のプログラム処理）の実行に切り換え
られる。その結果、チャネル１の転送プログラム処理後
において、オペレーション用のマイクロアドレスレジス
タ２５の読出し信号ＯＰＲ更には書込み信号ＯＰＷがハ
イレベルとなって、上記バスエラーに対処するプログラ
ム処理が行われる。

このようにチャネル１の転送最終サイクルにバスエラー
信号ＢＨＲＲが送られてきても、データ転送プログラム
処理からオペレーション用のプログラム処理に切り換る
ことによって、チャネル０のマイクロアドレスレジスタ
の内容が破壊されることがなくなる。

第５図は、第１図に示されるアドレスレジスタコントロ
ール部１のうち、データ転送用の各チャネル毎のマイク
ロアドレスレジスタ２０乃至２３に対する読出し信号μ
ＡＲＲＯ乃至μＡＲＲ３および書込み信号μＡＲＷＯ乃
至μＡＲＷ３、転送イネーブル信号ＴＥＮおよびオペレ
ーション用のマイクロアドレスレジスタ２５に対する読
出し信号ＯＰＲを出力する部分の具体的構成を例示する
回路図であり、また、第６図は、上記第１図に示される
アドレスレジスタコントロール部ｌのうち、オペレーシ
ョン用のマイクロアドレスレジスタ２５に対する書込み
信号ｏｐｗを出力する部分の具体的構成を例示する回路
図である。

該第５図および第６図中、Ａ１乃至Ａ１２はアンドゲー
ト、Ｂｌ乃至Ｂ５はオアゲート、１１乃至Ｉ９はインバ
ータであって、そのうちインバータＩ４はクロック信号
φ１がハイレベルのとき動作しロウレベルのときはその
出力側がフローティング状態となる。尚、本実施例では
ダイナミックラッチとして使用している。またインバー
タ■、。

１、．１．はクロック信号φ２がハイレベルのときｔｂ
作し、ロウレベルのときはその出力側がフローティング
状態となる。尚、本実施例ではダイナミックラッチとし
て使用している。ＦＦ１乃至ＦＦ４はＲＳフリップフロ
ップであって、そのうちＦＦＩ乃至ＦＦ３はリセット優
先型のＲＳフリップフロップ（すなわちセット人力Ｓと
リセット人力Ｒとがともに０のときは前のデータを保持
し、セット人力Ｓが１でリセット人力Ｒが０のときはセ
ット状態（すなわち　Ｑ＝１）、セット人力Ｓが０でリ
セット人力Ｒが１のときおよびセット人力Ｓとリセット
人力Ｒとがともに１のときはリセット人力（すなわちＱ
−０）となる）である。

該第５図に示される回路に入力される信号のうち、ＴＩ
Ｄは転送処理終了要求信号ＥＸＰは例外発生信号で上記
バスエラー信号なども含まれる。

またＩＢＲは内部データバス使用要求信号、ＷＡＩＴは
ウェイト要求信号、ＣＨＯ乃至ＣＨ３はそれぞれ各チャ
ネル０乃至３の指示信号を示し、該信号ＣＨＯ乃至ＣＨ
３はアクティブ時ロウレベルとなる。また第６図に示さ
れる回路に入力される信号のうち、０ＲＥＱはオペレー
シッン処理要求信号、μＥＮＤはオペレーシッン処理終
了要求信号を示す。

これにより上記例外発生信号ＥＸＰがロウレベルのとき
は、クロック信号φ１および転送プログラム処理要求信
号ＴＲＥＱがハイレベルとなることによってフリップフ
ロップＦＦＩがセットされ、転送イネーブル信号ＴＥＮ
がハイレベルとなるとともに、所定のチャネルが指定さ
れる（例えばＣＩＯがロウレベルとなる）ことによって
該チャネル０に対応するマイクロアドレスレジスタ２０
に対する読出し信号μＡＲＲＯがハイレベルとなる。更
に、次のクロック信号φ２のハイレベル時においてフリ
ップフロップＦＦ２がセットされ、該マイクロアドレス
レジスタ２０に対する書込み信号μへ四〇がハイレベル
となる。

一方、上記例外発生信号ＥＸＰがハイレベルになると（
例えばバスエラー等の発生時）、上記フリップフロップ
ＦＦ１．ＦＦ２がリセットされて各チャネルに対するマ
イクロアドレスレジスタの読出し信号μＡＲＲＯ乃至μ
ＡＲＲ３および書込み信号μＡＲＷＯ乃至μＡＲＷ３が
ロウレベルになる一方、オペレーション用マイクロアド
レスレジスタ２５に対する読出し信号ＯＰＲがハイレベ
ルとなる。更に第６図に示される回路においても、上記
例外発生信号ＥＸＰがハイレベルになった場合、フリッ
プフロップＦＦ３．ＦＦ４が順次セットされることによ
って上記オペレーション用マイクロアドレスレジスタ２
５に対する書込み信号ＯＰＷがハイレベルとなる。

〔発明の効果〕

本発明によれば、データ転送用のチャネルが切り換って
しまったあとに、バスエラー信号などが送られてきても
、該切り換えられたチャネルに対応するマイクロアドレ
スレジスタの内容を破壊することがなく、またそれ程物
量的な増加をもたらすことも゛なり、シかもデッドサイ
クルなしでチャネル遷移を行うことができる。

【図面の簡単な説明】

第１図は、本発明の１実施例としてのＤＭＡ転送制御装
置を示すブロック図、第２図は、第１図に示されるマイクロアドレスレジスタ
の内部構成を例示する回路図、第３図は、第１図の装置
の動作タイミング（バスエラーが起っていない場合の）
を示す図、第４図は、第１図の装置の動作タイミング（
バスエラーが起っている場合の）を示す図、第５図は、
第１図に示されるアドレスレジスタコントロール部のう
ちの一部の構成を示す回路図、第６図は、第１図に示さ
れるアドレスレジスタコントロール部のうちの他の部分
の構成を示す回路図、第７図は、従来技術としてのＤＭＡ転送制御装置の１例
を示すブロック図、第８図は、第７図の装置の動作タイミングの１例を示す
図、第９図は、第７図の装置の動作タイミングの他の例を示
す図、第１Ｏ図は、従来技術としてのＤＭＡ転送制御装置の他
の例を示すブロック図、第１１図は、ＤＭＡ転送の概念を説明する図、第１２図
は、ＤＭＡコントローラの内部構成を示す概略図である
。（符号の説明）叶＾Ｃ：ＤＭＡコントローラ、Ｒ：リクエストハンドラー、Ｍ：マイクロユニット、Ｄ：データハンドラー、１ニアドレスレジスタコントロ一ル部、２０〜２３：各
チャネル毎の転送用マイクロアドレスレジスタ、２５：オペレーション用マイクロアドレスレジスタ、３：セレクタ、４：インクリメント素子、５：マイクロＲＯＭ。６：レジスタ。

Claims

【特許請求の範囲】１、データ転送プログラムアドレスを格納するチャネル
毎のマイクロアドレスレジスタと、オペレーションプロ
グラムアドレスを格納するオペレーション用マイクロア
ドレスレジスタとを有し、所定チャネルに対する転送プ
ログラム処理が行われているときは、該所定チャネルに
対応するマイクロアドレスレジスタに格納されたデータ
転送プログラムアドレスが読出され、データ転送プログ
ラム処理以外のプログラム処理が行われるときは、該オ
ペレーション用マイクロアドレスレジスタに格納された
オペレーションプログラムアドレスが読出され、該読出
された各アドレスによりマイクロＲＯＭに格納されたマ
イクロプログラムの読出しが制御されることを特徴とす
るＤＭＡ転送制御装置。２、所定チャネルに対するデータ転送プログラム処理が
終了する前に、次のチャネルに対するデータ転送プログ
ラム処理要求を受付けるようにされている、特許請求の
範囲第１項記載のＤＭＡ転送制御装置。