JPS6172439A

JPS6172439A - デ−タ転送方式

Info

Publication number: JPS6172439A
Application number: JP19531784A
Authority: JP
Inventors: Toshiyuki Ozawa; 小沢　利行
Original assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 1984-09-18
Filing date: 1984-09-18
Publication date: 1986-04-14
Also published as: JPH0331298B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】ビ）産業上の利用分野本発明は、オーディオ分野において、システムコントロ
ーラと各種周辺ＩＣとの間で行なわれるデータ転送方式
に関する。

（ロ）　従来の技術東芝レビュー（３８巻１３号）の第１１４５頁〜第１１
４８頁に示されているように、オーディオ分野において
も、システムコントローラとしてマイクロコンピュータ
を用い、ＰＬＬＩＣや表示用ＩＣ，あるいは、グラフィ
ックイコライザや電子ボリューム等の各種周辺ＩＣとの
間でデータ転送を行ない、トータル的な制御をすること
が、近年、開発されるようになった。

従来、このような転送方式においては、第６図（イ）Ｋ
示すように、周辺Ｉ　Ｃ（１１（２１の内部にはデータ
転送用のインターフェース（３）（４）が設けられてお
り、システムコントローラ（５）と周辺ＩＣ＋１１との
間でデータのやり取りを行なう場合は４本のシリアルラ
インで、そして、周辺ＩＣ＋２１へデータを一方的に転
送する場合は３本のシリアルラインで、システムコント
ローラ（５）とインターフェース（３）（４）とが接続
され、このインターフェース（３）（４）とＰＬＬｍ路
（６）や表示用回路（力がデータバス（８）を介して接
続されていた。そして、コントローラ側からデータを転
送する際には、第７図（イ）〜（ハ）に示すように、先
ず、アドレスコードＣ１〜Ｃ４であるシリアルデータＳ
Ｉとクロック信号ＣＫを送出し、次にデータＤ１〜Ｄ４
であるシリアルデータＳＩとクロック信号ＣＫを送出し
、これらコード及びデータの転送後Ｇでパルス状のスト
ローブ信号ＳＴＢを送出５シしていた。又、コントローラ側へデータを取込む際は、
第７図に）〜（ト）に示すように、同様に先ず、クロッ
ク信号ＣＫとアドレスコードＣ１〜Ｃ４を送出し、スト
ローブ信号Ｓ丁Ｂを送出した後、データＤ１〜Ｄ４であ
るシリアルデータＳＯを取込むため、クロック信号ＣＫ
を送出し、更にストローブ信号５ＴｃＢを送出していた
。

インターフェース（３）は、第６因（ロ）に示すように
、クロック信号ＣＫをシフトパルスとしてシリアルデー
タＳＩを取込み且つ、シリアルデータＳＯを送出するシ
フトレジスタ（９）と、クロック信号ＣＫとストローブ
信号ＳＴＢをデコードするコードデコーダ（２）とシフ
トレジスタ（９）に取込まれたアドレスコードＣ１〜Ｃ
４をコードデコーダの出力信号即ち、ストローブ信号５
ＴＢＫ応じ曵ラッチするコードラッチＱ〔と、コントロ
ーラからのデータＤ１〜Ｄ４あるいはＰＬＬ回路（６）
からのデータＤＩ’１〜ＤＴ４をラッチする複数のラッ
チ回路（ｌｌａ）〜（ｌｌｃ）と、コードラッチα〔の
内容をデコードしアドレスコードＣ１〜Ｃ４に応じてラ
ッチ回路（１１ａ）〜（ｌｌｃ）のいずれか１つをアド
レス指定するデコーダａ７Ｊとを備えており、ラッチ回
路（ｌｌａ）〜（ｌｌｃ）のいずれか１つにデータＤ１
〜Ｄ４を書込む際は、先ずシフトレジスタ（９）にクロ
ック信号ＣＫに基づきアドレスコードＣ１〜Ｃ４を取込
み、このアドレスコードに応じてラッチ回路をアドレス
指定し、次に、シフトレジスタ（９）Ｋクロック信号に
基づきデータＤ１〜Ｄ４を取込み、このデータＤ１〜Ｄ
４をアドレス指定されたラッチ回路にストローブ信号Ｓ
ＴＢに応じて書込んでいた。

（ハ）発明が解決しようとする問題点一般に１データ転送中のノイズについては、誤り訂正処
理等を行なわなくてはならないが、データを転送してい
る時間に比べ静止状態の方が時間的には遥かに長く、こ
の間のノイズ対策を行なえばシステムの誤動作は大幅に
減少できる。ところが、上記した従来の技術においては
、データ伝送中以外に、ストローブ信号ＳＴＢやクロッ
ク信号ＣＫにノイズが乗ると、誤データがラッチ回路に
書込まれてしまい、ＰＬＬ回路等の周辺回路には誤デー
タが転送されて誤動作を行なうという問題がありだ。

に）問題点を解決するための手段本発明は、システムコントローラ側から制御信号とクロ
ック信号、そして、アドレスコード及びデータより成る
シリアルデータを送出し、制御信号の第１状態において
、アドレスコード及びクロック信号を送出し、送出後、
制御信号を第２状態とし、第２状態の期間にデータ及び
クロック信号を送出すると共に、シリアルデータの受取
り側には、クロック信号に基づいてアドレスコードを取
込む第１シフトレジスタと、第１シフトレジスタの出力
をデコードするデコーダと、デコーダの出力に応じてア
ドレス指定されクロック信号に基づいてデータを取込む
データ入力用の第２シフトレジスタと、制御信号が第２
状態である期間のみにクロック信号を第２シフトレジス
タに印加せしめろ制御回路と、第２シフトレジスタに接
続され制御信号が第２状態から第１状態へ変化した後に
第２シフトレジスタの内容が書込まれるラッチ回路とを
設けて、データをラッチ回路に転送するようにしたもの
である。

（ホ）作用本発明では、アドレスコード入力用のシフトレジスタと
データ入力用のシフトレジスタが分けられ、データ入力
用の第２シフトレジスタに、制御信号が第２状態の期間
のみクロック信号が印加され、第１状態の期間はクロッ
ク信号の印加が禁止されるので、転送中以外に、制御信
号やクロック信号にノイズが乗っても、第２シフトレジ
スタの内容は変化せず、このため、転送中以外において
は、ノイズにより誤データがラッチ回路に転送されるこ
とがほとんどなくなる。

（へ）実施例第１図〜第３図は本発明の一実施例を示すブロック図、
第４図及び第５図は動作を説明するためのタイミングチ
ャートであり、従来技術におけるインターフェースに相
当する回路構成を示している。

この転送方式においては、システムコントローフ　　　
　　ラ（図示せず）から、制御信号ＣＥ、クロック信号
ＣＫ、シリアルデータＳＩを送出し、シリアルデータＳ
Ｏを入力するようにしており、コントローラ側からデー
タを転送する際は、第４図に示すように、制御信号ＣＥ
がｒＬＪのときにアドレスコードＣ１〜Ｃ４と４つのク
ロック信号ＣＫを送出し、送出後、制御信号ＣＥをｒＨ
Ｊとし、このｒＨＪの期間に、データＤ１〜Ｄ４と４個
のクロック信号を送出するようにしている。

第１図において、α３．　Ｑ４）、α９は、各々、シリ
アルデータＳＩ、クロック信号ＣＫ、制御信号ＣＥを入
力する入力端子、霞はクロック信号ＣＫをシフトクロッ
クとしてシリアルデータＳＩのアドレスコードＣ１〜Ｃ
４を取込むための４ビツトのシフトレジスタ、αではＡ
ＮＤゲート（１７ａ）〜（１７ｅ）より成りシフトレジ
スタａＱの内容をデコードするデコーダ、α阻ま制御信
号ＣＥをデータ端子りに、そして、クロックパルスφを
クロック端子ＣＬＫ入力し信号ＣＥＤを出力するＤフリ
ップフロップ、（Ｌ！１は信号ＣＥＤをクロックパルス
φの１周期遅延させた信号ＣＥＤＣＬを発生するＤ７１
Ｊツブ７０ッグ、（イ）は警込み信号Ｗを生成するＮＯ
Ｒゲート、（２１）はリセット信号Ｒ８Ｔを生成するＮ
ＯＲゲート、（２２ａ）〜（２２ｅ）はデコーダａηの
各出力信号ＬＩＳ、Ｌ２Ｓ、ＴＳ、ＯＵＴ、Ｉ□を各々
データ端子に入力し、信号ＣＥＤＣＬをクロック端子Ｃ
Ｌに入力し、更に、信号Ｒ８Ｔをリセット端子［Ｆ］に
入力し、各々、アドレス指定信号Ｌ１８Ｄ、Ｌ２ＳＤ。

ＴＳＤ、０ＵＴＤ、ＩＯＤを出力するＤ７リツグフロツ
プである。

次に、第２図において、（２）及び（２４はシリアルデ
ータＳＩ中のデータＤ１〜Ｄ４をクロック信号ＣＫに基
づいて取込むためのデータ入力用の４ピツトノシフトレ
ジスタ、（ハ）及び（ハ）はシフトレジスタ（ハ）及び
Ｃ２４１に各々接続され、書込み信号Ｗをラッチパルス
として各シフトレジスタの内容をラッチするラッチ回路
、同は信号ＣＥＤとクロック信号ＣＫを入力するＡＮＤ
ゲート、■はアドレス指定信号ＬＩＳＤ及びＴＳＤを入
力するＯＲゲート、（至）はアドレス指定信号Ｌ２ＳＤ
とＴＳＤ、更に、工ＯＤを入力するＯＲゲート、（至）
及びＧυはＡＮＤＮＯゲート出力を一端に入力し、他端
′ヂ各々ＯＲゲート■及び（至）の出力を入力し、その
出力を各々シフトレジスター及び（財）のクロック端子
ＣＬに入力ｆるＡＮＤゲート、ＱＳ５ハＡ　Ｎ　Ｄゲー
）Ｃ３３Ｃ３１０Ｒゲート（至）とインバータ（至）よ
り成り、アドレス指定信号ＴＳＤに応じてシフトレジス
タ（財）へ、コントローラからのデータＤ１〜Ｄ４もし
くはシフトレジスタ（ハ）の出力を選択的に入力するデ
ータ選択回路、（９）及び（至）は一端に書込み信号Ｗ
を入力し、他端に各々ＯＲゲート（至）及び（ハ）の出
力を入力し、その出力を各々ラッチ回路（ハ）及び（ホ
）のラッチパルス入力端子ＬＫ入力するＡＮＤゲートで
あり、各ラッチ回路（ハ）及び（ハ）の出力は出力端子
（３９ａ）〜（３９ｄ）及び（４０ａ）　〜（４０ｄ）
を介して、ＰＬＬ回路等の周辺回路に接続されている。

更に、第３図において、（４１ａ）〜（４１ｄ）はＰＬ
Ｌ回路等の周辺回路に接続され、周辺回路からのデータ
ＤＴＩ〜ＤＴ４を入力する入力端子、Ｇ４′ＩＪはデー
タＤＴＩ〜ＤＴ４を取込みクロック信号をシフトクロッ
クとして出力端子（４３からデータＤＴＩ〜ＤＴ４をシ
リアルデータＳＯとしてシステムコントローフへ送出す
るデータ出力用の４ビツトのシフトレジスタ、（財）は
アドレス指定信号０ＵＴＤ及びＩＯＤを入力するＯＲゲ
ート、（４９は信号ＣＥＤ及びＯＲゲート（４滲の出方
を入力するＡＮＤゲート、（４６）はＡＮＤゲート（４
９の出方を反転するインバータ、（４７ａ）〜（４７ｄ
）はデータＤＴ１〜ＤＴ４の各ビット信号ＤＴＩ、ＤＴ
２．ＤＴ３．ＤＴ４を各々一端に入力し、他端にインバ
ータｆ４６）の出方を入力し、その出力がシフトレジス
タ（４２を構成する各７リツプフロツプ（４２ａ）〜（
４２ｄ）のセット端子■ＶＣ接続されたＡＮＤゲート、
（４８ａ）　〜（４８ｄ）はデータＤＴ１〜ＤＴ４の各
ビット信号の反転信号を一端に入力し、他端にインバー
タ（佃の出方を入力し、その出力が各７リツプ７０ツブ
（４２ａ）〜（４２ｄ　）のリセット端子［Ｆ］に接続
されたＡＮＤゲートであり、クロック信号ＣＫはインバ
ータ（４！Ｊを介して７リツグフロツプ（４２ａ）〜（
４２ｄ）の各クロック端子に印加されている。又、出力
端子（４３と接地Δ　　　　　　間にはＮＭＯ８）ラン
ジスタ１５０）及び６υが縦続接続されており、ＮＭＯ
Ｓトランジスタ６Ｉのゲートにはシフトレジスタ（４つ
の出力をインバータ６２で反転した信号が印加され、Ｎ
ＭＯＳトランジスタ６υにはＡ　Ｎ　Ｄゲート（４５１
の出力が印加されている。そして、出力端子（４３は他
の周辺ＩＣの出力端子６３１と共通接続されシステムコ
ントローラのデータ入力端子に接続されており、共通接
続ラインはプルアップ抵抗５４）を介して電源電位■。

ｒ、に接続されている。

ところで、アドレスコードＣ１〜Ｃ４はシフトレジスタ
（２３１，（２４）、　Ｑ３のアドレス指定を行なうコ
ードであるが、本実施例では、シフトレジスタ（ハ）。

（財）、（４ｚを各々単独にアドレス指定するコードを
ｒｏｂ、ｒｌＪ、ｒｚＪと足めると共に、シフトレジス
タ（至）及び（２）を共にアドレス指定するコードとし
て「３」、そして、シフトレジスタｔ２４Ｊ及び（４ａ
を共にアドレス指定するコードとして「４」を割り合て
ている。

次に、本実施例の動作をタイミングチャートを参照しな
がら説明する。

今、ラッチ回路（至）にデータを転送するため、アドレ
スコード「Ｏ」とデータＤ１〜Ｄ４をシステムコントロ
ーラから送出したとする。すると、クロック信号ＣＫＫ
基づいてシフトレジスタ（Ｌ６ＩにはアドレスコードＣ
１〜Ｃ４として（ｏ、ｏ、ｏ。

０）が取込まれ、ＡＮＤゲート（１７ａ）のデコード出
力ＬＩＳのみが第４図（ト）に示すようにｒＨＪとなる
。制御信号ＣＥがｒＬＪのときは信号ＣＥＤ及びＣＥＤ
ＣＬは共にｒＬＪなので、リセット信号Ｒ３ＴはｒＨＪ
となっており、この信号により７リツプフロツプ（２２
ａ）〜（２２ｅ）はリセット状態にある。アドレスコー
ドＣ１〜Ｃ４及び４つのクロック信号ＣＫの送出後、制
御信号ＣＥを所定期間ｒＨＪとすると、第４図（ホ）に
示すように信号ＣＥＤがｒＨＪとなり、このためリセッ
ト信号Ｒ８Ｔが「Ｌ」となって、フリップフロップ（２
２ａ）〜（２２ｅ　）のリセットが解除されろ。次いで
、第４図（へ）に示すように信号ＣＥＤＣＬが「Ｈ」と
なり、その立ち上がりで、ＡＮＤゲー）　（１７ａ）〜
（１７ｅ）の各出力は、各フリップフロップ（２２ａ）
〜（２２ｅ）にラッチされる。この場合、デコード出力
ＬＩＳがｒＨＪなので、第４図（１月に示すようにアド
レス指定信号ＬＩＳＤがｒＨＪとなる。

制御信号ＣＥがｒＨＪとなって信号ＣＥＤがｒＨＪとな
ると、クロック信号ＣＫはＡＮＤゲート（資）を通過し
て、ＡＮＤゲート■及びＧυに印加されるようになるが
、この場合、ＬＩＳＤのみが「Ｈ」なので、クロック信
号ＣＫはＡＮＤゲート（至）を介してシフトレジスタ（
ハ）に印加されるようになり、シフトレジスタ１２４１
にはクロック信号ＣＫが印加されない。即ち、シフトレ
ジスタののみがアドレス指定されることとなる。そこで
、制御信号ＣＥがｒＨＪの期間に、４つのクロック信号
ＣＫとデータＤ１〜Ｄ４が送出されると、このクロック
信号ＣＫに基づいてシフトレジスタ（ハ）はデータＤ１
〜Ｄ４を取込む。データＤ１〜Ｄ４の送出後、制御信号
ＣＥはｒＬＪにされるので、これに応じて、先ず信号Ｃ
ＥＤがｒＬＪとなり、クロックパルスφの１周期遅れて
信号ＣＥＤＣＬが「Ｌ」となるので、第４図（ト）Ｋ示
すように、信号ＣＥＤの立下りに応じて書込信号Ｗはｒ
ＨＪとなり、クロックパルスの１周期経過後ｒＬＪとな
る。ＡＮＤゲートＣ３ηにはｒＨＪのＬＩＳＤが入力さ
れているので、書込信号ＷがｒＨＪとなると、その出力
によりシフトレジスターの内容Ｄ１〜Ｄ４がラッチ回路
１：ｌ！５）Ｋラッチされる。即ち、ラッチ回路（ハ）
へのデータ転送が終了する。

ここで、信号ＣＥＤＣＬは制御信号ＣＥがｒＨＪの後「
Ｈ」となり、書込信号Ｗが「Ｌ」となるときｒＬＪとな
るので、データＤ１〜Ｄ４をシフトレジスタ（ハ）に取
込み始めてからラッチ回路（ハ）に書込まれるまでの間
、アドレス指定信号ＬＩＳＤ〜ＩＯＤの状態が変化する
ことはない。

ところで、シフトレジスタ（４２は、上述の例の場合ア
ドレス指定されていないので、信号ＣＥＤがｒＨＪとな
ってもＡＮＤゲート（ハ）の出力はｒＬＪとなり、この
信号によりＮＭＯ８）ランジスタロυがオフされるので
、シフトレジスタ（社）の内容がシリアルデータＳＯと
して送出されることはない。

次に、システムコントローラからアドレス指定、１１ド「１」とデータＤ１〜Ｄ４を送出したとすると、同様
にしてデコード出力Ｌ２ＳのみがｒＨＪとなり、これに
応じてアドレス指定信号Ｌ２ＳＤがｒＨＪとなってシフ
トレジスタ（財）がアドレス指定されろ。データ選択回
路Ｇつにおいては、アドレス指定信号ＴＳＤが「Ｌ」な
ので、ＡＮＤゲート（至）及びＯＲゲート（至）を介し
てシフトレジスタ（財）に、システムコントローラから
の転送データＤ１〜Ｄ４が入力され、クロック信号に基
づいてこのデータが取込まれる。そして、同様に、書込
み信号ＷによりデータＤ１〜Ｄ４がラッチ回路（ハ）に
ラッチされる。

上述においては、データ転送中の動作を説明したが、デ
ータの転送を行なっていない状態において、クロック信
号ＣＫ及び制御信号ＣＥにノイズが乗ったとする。

この場合、制御信号ＣＥがノイズによりｒＨＪとなって
いる期間にクロック信号ＣＫにノイズが乗ることは非常
に稀であり、このようなケースを除いては、ＡＮＤゲー
ト□□□により、クロック信号ＣＫのシフトレジスタ＠
及びＣ４への印加が集土されるので、誤データはシフト
レジスタ（ハ）及び（財）に取込まれろことがなく、依
って、ラッチ回路（ハ）及びＣ２ｂＩ　Ｋ誤データがラ
ッチされてしまうことがない。

従って、ＰＬＬ回路等の周辺回路が誤動作することはな
い。

次に、２つのシフトレジスタ（ハ）及び（財）に、各々
、データＤ１〜Ｄ４及びＤ５〜Ｄ８を転送する場合につ
いて説明する。

この場合、システムコントローラからアドレスコードＣ
１〜Ｃ４として「２」を送出し、制御信号ＣＥを「Ｈ」
とした後、このｒＨＪの期間にデータＤ１〜Ｄ４とＤ５
〜Ｄ８を連続して送出し、且つ、クロック信号ＣＫを８
つ送出する。

すると、デコード出力ＴＳのみがｒＨＪとなり、制御信
号ＣＥが「Ｈ」になると、アドレス指定信号ＴＳＤが「
Ｈ」となる。アドレス指定信号ＴＳＤが共にｒＨＪとな
ると、ＯＲゲート（２８）及び四の出力が「Ｈ」となり
、入ＮＤゲート（至）及びＣ３］）を介して、クロック
信号ＣＫがシフトレジスタ（２）及び（２旬の双方に印
加可能となる。即ち、２つのシフトレジスタ＠及び０（
１）がアドレス指定されることＫなる。又、データ選択
回路０７ＪではＡＮＤゲート（ロ）の一方の入力信号が
ｒＨＪとなるため、シフトレジスタ（ハ）の出力がＡＮ
Ｄゲート（２）及びＯＲゲート（至）を介してシフトレ
ジスタ（ハ）に入力されるようになり、シフトレジスタ
（ハ）と０４とは縦続接続されることとなる。従って、
クロック信号ＣＫが制御信号ＣＥのｒＨＪの期間に印加
されると、データＤ１〜Ｄ８をクロック信号に基づいて
順次取込み、その結果、データＤ１〜Ｄ４がシフトレジ
スタ（ハ）に、そして、データＤ５〜Ｄ８がシフトレジ
スタ（ハ）Ｋ取込まれる。依って、ラッチ回路（ハ）に
はデータＤ１〜Ｄ４が、ラッチ回路−にはデータＤ５〜
Ｄ８がラッチされる。例えば、データＤ１〜Ｄ４が分周
数データ、データＤ５〜Ｄ８がバンドデータであるとき
は、ＰＬＬ回路には、１回のアドレス指定で、分周数デ
ータとバンドデータが転送されることとなる。

更に、次には、ＰＬＬ回路等の周辺回路から入力端子（
４１ａ）〜（４１ｄ）を介してデータＤＴ１〜ＤＴ４を
取込み、システムコントローラへシリアルデータＳＯと
して転送する場合について説明するこの場合は、第５図
に示すように、先ず、システムコントローラからデータ
を転送する場合と同様、制御信号がｒＬＪのときにアド
レスコードＣ１〜Ｃ４と４つのクロック信号ＣＫを送出
し、送出後、制御信号ＣＥをｒＨＪとし、この「Ｈ」の
期間にクロック信号ＣＫのみを４つ送出する。このとき
、アドレスコードＣ１〜Ｃ４としては「３」を送出する
。

この場合、制御信号ＣＥがｒＬＪの期間にシフトレジス
ｌ’　（４２１にアドレスコード（１，１，Ｏ，Ｏ）が
取込まれ、デコード出力ＯＵＴのみがｒＨＪとなるが、
制御信号ＣＥがＩＴＬＪのときは信号ＣＥＤがｒＬＪで
あり、このため、インバータ＠ｅの出力はｒＨＪとなり
、ＡＮＤゲート（４７ａ）〜（４７ｄ）及び（４８ａ）
〜（４８ｄ）は開かれ、シフトレジスタ（ハ）を構成す
る各７リツプフロツプは、各々、データＤＴＩ、ＤＴ２
．ＤＴ３．ＤＴ４によりセットあ、− るいはリセットされる。即ち、データＤＴＩ〜ＤＴ４が
シフトレジスタ（４２に書込まれる。そして、制御信号
ＣＥがｒＨＪとなると信号Ｃ’ＥＤがｒＨＪになろと共
に、アドレス指定信号０ＵＴＤがｒＨＪとなり、このた
め、ＡＮＤゲー）　＋４５１の出力はｒＨＪに、又、イ
ンバータ（４６１の出力はｒＬＪとなり、ＡＮＤゲート
（４７ａ）〜（４７ｄ）及び（４８ａ）〜（４８ｄ）が
閉じられ、データＤＴＩ〜ＤＴ４のシフトレジスタ（４
３への書込みが禁止されると共に、ＮＭＯ８トランジス
タ６１）をオンとしデータの出力を可能とする。クロッ
ク信号ＣＫが印加されると、シフトレジスタ（４３はシ
フト動作を開始し、ＮＭＯ８）ランジスタ１５（１）を
データＤＴＩ〜ＤＴ４に応じてオンオフさせることによ
り、出力端子（４３からデータＤＴ１〜ＤＴ４をシリア
ルデータＳＯとしてシステムコントローラへ転送する。

更に１本実施例においては、１回のアドレス指定で、デ
ータ入力用のシフトレジスタ（２）にシステムコントロ
ーラからデータＤ１〜Ｄ４を転送し、同時に、データ出
力用のシフトレジスタ（４２１からシステムコントロー
ラへデータＤＴＩ〜ＤＴ４を転送することができる。こ
の場合は、システムコントローラからデータＤ１〜Ｄ４
を転送する場合と同様に、第４図に示すように、制御信
号ＣＥ、クロック信号ＣＫ、シリアルデータＳＩを送出
し、アドレスコードＣ１〜Ｃ４としては、「４」を送出
する。

このようにすれば、シフトレジスタ（１ｅにアドレスコ
ード（０，ａ、　　１．ｏ）が取込まれ、デコード出力
ＩＯのみがｒＨＪとなると共に、制御信号ＣＥがｒＬＪ
のときＫＡＮＤゲート（４７ａ）（４７ｄ）及び（４８
ａ）〜（４８ｄ）が開かれ、データＤＴ１〜ＤＴ４がシ
フトレジスタ０２に書込まれる。そして、制御信号ＣＥ
がｒＨＪとなると、信号ＣＥＤ及びＣＥＤＣＬがｒＨＪ
となり、アドレス信号ＩＯＤがｒＨＪとなる。このため
、シフトレジスタ＋２４１にはクロック信号ＣＫが印加
できるようになると共に、シフトレジスタ（４２におい
てはデータＤＴＩ〜ＤＴ４の書込みが禁止され、更に、
ＮＭＯ８）う／ジスタロυがオンする。従って、クロッ
ク信号ＣＫが印加されると、シフトレジスタ（財）には
データＤ１〜Ｄ４が取込まれ、一方、シフトレジスタ（
４りからはデータＤＴＩ〜ＤＴ４が送出されることとな
る。

ところで、本実施例においては入力用のシフトレジスタ
と出力用のシフトレジスタを別々のシフトレジスタで構
成したが、これらを共用することも可能であり、この場
合、第３図のＡＮＤゲート（４５の入力ＣＥＤの代わり
に、第４図体）に示すＣＥＤの遅延信号ＣＥＤＣＬＤと
信号ＣＥＤとのＯＲ出力を用いて、シフトレジスタに転
送されたデータＤ１〜Ｄ４のラッチ回路への書込みが終
了するまで、シフトレジスタへの並列データＤＴＩ〜Ｄ
Ｔ４の書込みを禁止するようにすればよい。

（ト）発明の効果本発明に依れば、データ伝送中以外において、クロック
信号や制御信号にノイズが乗りても、ラッチ回路に誤デ
ータが転送されることはほとんどなくなる。依って、本
発明をシステムコントローラと周辺回路とのデータ転送
に適用した場合、周辺回路の誤動作を防止できる。

【図面の簡単な説明】

第１図〜第３図は本発明の一実施例を示すブロツク図、
Ｗｃ４図はシステムコントロー２かう周辺回路にデータ
を転送する場合のタイミングチャート、第５図は周辺回
路からシステムコントローラへデータを転送する場合の
タイミングチャート、第６図は従来のデータ転送方式を
示すブロック図、第７図は従来例の動作を示すタイミン
グチャートである。主な図番の説明（１６１（２３１Ｃ１’４）（４３・・・シフトレジス
タ、　ση・・・デコーダ、■（ハ）・・・ラッチ回路
、　Ｃ３３・・・データ選択回路。

Claims

【特許請求の範囲】

（１）データ入力用シフトレジスタのアドレス指定を行
なうためのアドレスコード及びデータをシリアルデータ
とし、制御信号の第１状態において前記アドレスコード
及びクロック信号を送出し、送出後、前記制御信号を第
２状態とし、該第２状態の期間に前記データ及び前記ク
ロック信号を送出すると共に、前記クロック信号に基づ
いて前記アドレスコードを取込む第１シフトレジスタと
、該第１シフトレジスタの出力をデコードするデコーダ
と、該デコーダの出力に応じてアドレス指定され、前記
クロック信号に基づいて前記データを取込むデータ入力
用の第２シフトレジスタと、前記制御信号が第１状態か
ら第２状態へ変化したことに応答して前記クロック信号
を前記第２シフトレジスタへ印加せしめ、前記制御信号
が第２状態から第１状態に変化したことに応答して前記
第２シフトレジスタへの前記クロック信号の印加を禁止
する制御回路と、前記第２シフトレジスタに接続され前
記制御信号が第２状態から第１状態へ変化した後に前記
第２シフトレジスタの内容が書込まれるラッチ回路とを
設けて、前記データを前記ラッチ回路に転送するように
したことを特徴とするデータ転送方式。