JPS63276783A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型ＲＡＭ（ランダム・アクセ
ス・メモリ）に関し、ハーププリチャージ方式を採用す
るとともに、メモリマットセレクト機能を持つものに利
用して有効な技術に関するものである。

〔従来の技術〕

ダイナミック型ＲＡＭにおける１ビツトのメモリセルは
、情報記憶キャパシタＣ３とアドレス選択用ＭＯＳＦＥ
ＴＱｍとからなり、論理″１″。

“θ″の情報はキャパシタＣｓに電荷が有るか無いかの
形で記憶される。情報の読み出しは、ＭＯＳＦＥＴＱｍ
をオン状態にしてキャパシタＣｓを共通のデータ線りに
つなぎ、データ線りの電位がキャパシタＣｓに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。上記キャパシタＣｓは、ゲー
ト電極とチャンネル間を利用したＭＯ３容量が利用され
る。

このため、上記ゲート電極には電源電圧が定常的に供給
されること又はイオン打ち込み法によってゲート電極下
の生還体表面にチャンネルが形成される。上記メモリセ
ルの読み出し基準電圧を形成する方式として、データ線
のハーフプリチャージ方式（又はダミーセルレス方式）
が公知である（例えば、アイニスニスシーシー８４、ダ
イジェスト　オプ　テクニカル　ペーパーズ（ｒｓｓｃ
Ｃ８４、ＤＩＧＩＳＴ　　ＯＦ　　ＴＥＣＨＮＩＣＡＬ
ＰＡＰＥＲＳ）誌第２７６頁〜第２７７頁、日経マグロ
ウヒル社１９８５年２月１１日付ｒ日経エレクトロニク
スＪ第２４３頁〜第２６３頁参照〕。

相補データ線のハーフプリチャージは、センスアンプに
より増幅されたハイレベルとロウレベルとを短絡するこ
とによって形成することができる。

この場合、多数の相補データ線対に対応して多数の短絡
用ＭＯＳＦＥＴが設けられる。それ故、プリチャージ信
号線は、上記多数の短絡（プリチャージ）ＭＯＳＦＥＴ
のゲートが共通に接続されることによって比較的大きな
負荷（寄生）容量を持つようにされる。また、メモリア
レイを複数のメモリマットから構成し、その中からアド
レス指定された特定のメモリマットのみを選択状態にす
ることによって、低消費電力化を図ることができる。

この場合、入力されたアドレス信号が確定した後に選択
されるべきメモリマットのプリチャージ制御信号をハイ
レベルからロウレベルに引き抜く必要がある。しかし、
その引き抜き速度は上記プリチャージ信号線の負荷容量
が比較的大きくされることによって遅くなる。このため
、ワード線の選択タイミングがその分遅くする必要があ
るため動作速度が遅くされる。

そこで、メモリアクセスの開始と同時にメモリマットの
選択／非選択に無関係に、全メモリマットにおける短絡
用ＭＯ５ＦＥＴをオフ状態にさせることが考えられる。

しかしながら、このようにすると、上記比較的大きな負
荷容量を持つプリチャージ信号線の駆動を行うために消
費電流が大きくなってしまう。また、上記プリチャージ
信号線の引き抜きが一斉に行われることになる結果、回
路の接地電位に比較的大きなレベルのノイズが発生して
動作マージンを悪化させる原因になる。

この発明の目的は、動作の高速化と低消費電力化を図っ
たダイナミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリアクセスの開始から遅くともロウ系の
アドレスが確定する迄の間、相補データ線のハイレベル
とロウレベルとを短絡して相補データ線をハーフレベル
にプリチャージするプリチャージＭＯＳ　Ｆ　ＥＴのゲ
ートに供給されるプリチャージ制御信号のレベルをハー
フレベルにし、指定されたロウ系のアドレスの確定に従
って選択されたメモリマットに対応するプリチャージ制
御信号を上記ハーフレベルからロウレベルにする。

〔作　用〕

上記した手段によれば、アドレスの確定に無関係にプリ
チャージＭＯＳＦＥＴを実質的にオフ状態にできるため
高速化が可能になるとともに、選択メモリマット／非選
択メモリマットにおけるプリチャージＭＯＳＦＥＴのゲ
ートに供給される制御信号のレベル変化量を半分にでき
るから、低消費電力化も可能となる。

〔実施例〕

第３図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の主要
な各回路ブロックは、半導体チップにおける実際の幾何
学的な配置には！゛合わせて描かれており、公知の０Ｍ
Ｏ３（相補型ＭＯ３）集積回路技術によって、特に制限
されないが、１個の単結晶シリコンから成るような半五
体基板上に形成される。

ＲＡＭを構成する種々の回路は、後の説明から明らかと
なるように、ロウ系及びカラム系タイミング発生回路Ｒ
−ＴＧ、Ｃ−ＴＧからそれぞれ発生される種々のタイミ
ング信号によってそれぞれの動作が制御される。しかし
ながら、第３図においては、図面が複雑になることを防
ぐためにロウ系及びカラム系タイミング発生回路Ｒ−Ｔ
Ｇ、Ｃ−ＴＧと種々の回路との間に設けられるべき信号
線は省略されている。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、４つに分割されてなるメモリマン）ＭＯないしＭ
３からメモリアレイ部が構成される。メモリマツ１−Ｍ
ｏないしＭ３のそれぞれは、折り返しビット線（データ
線）方式をもって構成される。それ故に、各メモリマッ
トＭＯないしＭ３は、それぞれ対とされるべき複数のデ
ータ線、すなわち複数の相補データ線と、それぞれのデ
ータ入出力端子がそれぞれに対応されたデータ線に結合
される複数のダイナミック型メモリセルと、それぞれダ
イナミック型メモリセルの選択端子が結合される複数の
ワード線とを持つ。データ線は、第３図において図示さ
れていないけれども、同図の横方向に延長される。ワー
ド線は、同図の縦方向に延長される。

メモリマットＭＯないしＭ３は、それぞれ同じ数のメモ
リセルがマトリックス配置されることによって同じ記憶
容量を持つようにされる。各メモリマットＭＯないしＭ
３の相補データには、それぞれセンスアンプＳＡＯない
しＳＡ３の入出力ノードに結合される。

センスアンプＳＡＯないしＳＡ３は、ロウアドレススト
ローブ信号ＲＡＳに基づいて形成されるセンスアンプの
活性化タイミング信号と、ロウ系のアドレス信号ａ　ｘ
ｉ−１，ａ　ｘ　ｉの解読信号に応じてロウ系タイミン
グ発生回路Ｒ−ＴＧから出力されるタイミング信号φρ
ａＯないしφρａ３により、選択されるメモリセルが存
在するメモリマットＭＯないしＭ３に対応したもののみ
が動作状態にされる。なお、第３図の回路ブロックとし
てのメモリマットＭＯないしＭ３には、それぞれ後述す
るようなハーフプリチャージ回路が含まれていると理解
されたい。

図示のＲＡＭは、各メモリマントにおける複数のメモリ
セルのうちの所望のメモリセルを選択するためのアドレ
ス選択回路を持つ、アドレス選択回路は、ロウアドレス
バンファＲ−ＡＤＢ、カラムアドレスバッファＣ−ＡＤ
Ｂ、　　ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−
ＤＣＲ３、カラムアドレスデコーダＣ−ＤＣＲ１，ＤＣ
Ｒ２、カラムスイッチ回路ＣＷＯないしＣＷ３等から構
成される。

アドレス選択回路を構成する各回路は、それぞれの動作
が、ロウ及びカラム系のそれぞれのタイミング発生回路
Ｒ−ＴＧ、Ｃ−ＴＯから発生されるタイミング信号によ
って制御される。

ロウアドレスバッファＲ−ＡＤＢ及びカラムアドレスバ
ッファＣ−ＡＤＢの入力端子が結合されりＲＡ　Ｍの外
部端子には、アドレスマルチプレクス方式に従って外部
ロウアドレス信号ＡＸＯ−ＡＸｉ及びカラムアドレス信
号ＡＹＯ−ＡＹｔが時分割的に供給される。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳの発生に同期してアドレス信号取り込
み制御のためのタイミング信号がロウ系タイミング発生
回路Ｒ−ＴＧから発生されると、それに応答して外部ロ
ウアドレス信号ＡＸＯ〜ＡＸｉを取り込む。その結果と
して、ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−Ｄ
ＣＲ３に供給されるべきロウ系の内部相補アドレス信号
ａｘＱ〜ａｘｉがアドレスバッファＲ−ＡＤＢから出力
駆動回路Ｒ−ＤＲＶを介して出力される。

カラムアドレスバッファＣ−ＡＤＢは、カラムアドレス
ストローブ信号ＣＡＳの発生に同期してカラム系タイミ
ング発生回路Ｃ−ＴＯから同様なタイミング信号が発生
されると、それに応答して外部カラｌ、アドレス信号を
取り込み、出力駆動回路Ｃ−ＤＲＶを介し７てカラムア
ドレスデコーダＣ−ＤＣＲＩに供給されるべきカラム系
の内部相補アドレス信号ａｙ（１ｗａｙｉを出力する。

ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３
は、第３図においてメモリマットＭＯないしＭ３の下側
に配置され、それぞれの出力端子が対応するメモリマン
トのワード線に結合されている。これらロウアドレスデ
コーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３は、それぞれの
動作が、ロウ系タイミング発生回路Ｒ−ＴＧから発生さ
れるワー）゛線選択タイミング信号φＸによって制御さ
れ、そのタイミング信号φＸに同期してワード線選択信
号及びダミーワード線選択信号を出力する。

従って、各メモリマットＭＯないしＭ３のワード線は、
ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３
によって形成されたワード線選択信号がそれぞれ供給さ
れることによって選択される。この場合、各ロウアドレ
スデコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３は、全ビッ
トのロウアドレス信号ａｘＱないしａｘｉを受けて、そ
れを解読する。これにより、メモリマットＭＯないしＭ
４のうち、選択されるべきメモリセルが存在する１つの
メモリマットに対してのみ１つのロウアドレスデコーダ
によるワード線の選択動作が行われ、残り３つのメモリ
マットは、ワード線が非選択（ロウレベル）のままにさ
れる。

カラムアドレスデコーダＣ−ＤＣＲ１は、カラム系タイ
ミング発生回路Ｃ−ＴＧから出力されるデータ線選択タ
イミング信号もしくはカラム選択タイミング信号φｙに
よってその動作が制御され、。

そのタイミング信号に同期してデータ線選択信号もしく
はカラム選択信号を出力する。特に制限されないが、カ
ラムアドレスデコーダＣ−ＤＣＲ１は、図示のようにメ
モリマットの右側に配置されている。カラムアドレスデ
コーダＣ−ＤＣＲ１の図示しない出力線すなわちデータ
線選択線は、メモリマット上に延長されてカラムスイッ
チ回路ＣＷＯないしＣＷ３に結合されている。カラムア
ドレスデコーダＣ−ＤＣＲ１は、それ自体本発明に直接
関係が無いのでその詳細を図示しないが、各データ線選
択線にそれぞれ出力を与える複数の単位回路から成る。

カラムスイッチ回路ＣＷＯないしＣＷ３は、メモリマッ
トＭＯないしＭ３に対応されて設けられた共通データ線
と相補データとの間にそれぞれ設けられ、それぞれカラ
ムアドレスデコーダＣ−ＤＣＲＩによって形成されたデ
ータ線選択信号が共通に供給される。

上記４対の共通データ線の中から一対（１ビツト）の信
号の選択を行うため、メモリマットＭＯないしＭ３に対
応された４対の共通データ線と、データ人力バッファＤ
ＩＢの出力端子及びデータ出カバソファＤＯＢの入力端
子との間に第２のカラムスイッチ回路ｃｗｏ　を及びＣ
Ｗ２３が設けられている。これらの第２０カラムスイツ
チ回路ＣＷＯ１とＣＷ２３は、それぞれの動作が第２の
カラムアドレスデコーダ回路ＤＣＲ２によって形成され
る選択信号によって制御される。

上記データ人力バッファＤＩＢは、その動作がタイミン
グ発生回路Ｃ−ＴＧから発生される書き込みタイミング
信号φＷによって制御され、外部端子Ｄｉｎから供給さ
れた書き込み信号に対応された書き込み信号を形成して
、それを上記第２のカラムスイッチ回路ｃｗｏｉ又はＣ
Ｗ２３に供給する。データ人力バッファＤＩＢは、それ
が非動作状態に置かれているとき、高出力インピーダン
ス特性を示す。

データ出カバソファＤＯＢは、同様にその動作がタイミ
ング発生回路Ｃ−ＴＧから発生される読み出しタイミン
グ信号φｒによって制御され、上記第２のカラムスイッ
チ回路ｃｗｏｉ又はＣＷ２３を通して出力された読み出
し信号を受けて、これを増幅して外部端子Ｄｏｕｔへ送
出する。

情報の読み出し／書き込み動作を制御するためのタイミ
ング発生回路Ｃ−ＴＯは、外部端子から供給されるカラ
ムアドレスストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥを受けることによって書き込み／読み出しモー
ドの識別と、それに応じたカラム系及び上記種々のタイ
ミング信号を形成する。

ロウ系タイミング発生回路Ｒ−ＴＧは、外部端子から供
給されるロウアドレスストローブ信号Ｒ４へＳと、メモ
リマットＭＯないしＭ３を指示する２ビツトのアドレス
信号ａｘｉ−１，ａｘｉ及び内部ＣＡＳ信号を受けるこ
とによって、ロウ系の各種タイミング信号を形成する。

この実施例に従うと、上記のように４つのメモリマット
ＭＯないしＭ３のうち、選択されるべきメモリセルが存
在するもののみに対してワード線が選択状態にされる。

それ故、センスアンプＳ　Ａ　ＯないしＳＡ３を選択的
に活性化させるタイミング信号φｐａｏないしφｐａ３
が必要とされる。このようなタイミング信号φｐａｏな
いしφｐａ３を発生するために上記アドレス信号ａｘｉ
−１，ａｘｉが利用される。また、上記のようなメモリ
マットのセレクトに対応して、後に詳細に説明するよう
に、上記タイミング発生回路Ｒ−ＴＧは、メモリマント
ＭＯ〜Ｍ３に設けられるプリチャージＭＯＳＦＥＴを制
御するための４種類のプリチャージ制御信号φｐｃｏ〜
φｐｃ３を形成する。

内部ＣＡＳ信号は、リフレッシュモードの識別に利用さ
れる。すなわち、ロウアドレスストローブ信号ＲＡＳが
ハイレベルからロウレベルにされるタイミングで、ＣＡ
Ｓ信号のレベルがハイレベルならそれを判定してリフレ
ッシュ信号ＲＥＦを出力する（ＣＡＳビフォワーＲＡＳ
リフレッシュ）。

リフレッシュ制御回路ＲＥＦＣは、リフレッシュ用アド
レスカウンタ回路を含んでいる。リフレッシュ制御回路
ＲＥＦＣは、上記リフレッシュ信号ＲＥＦが供給される
と起動され、リフレッシュ用アドレス信号ａｘＱ’　〜
ａｘｉ’をロウアドレスバッファＲ−ＡＤＢに供給する
。ロウアドレスバッファＲ−ＡＤＢは、入力にマルチプ
レクサ機能を持ち、上記リフレッシュモードのときには
、その入力が外部アドレス端子（ＡＸＯ−ＡＸｉ）から
上記リフレッシュ用アドレス端子（ａｘｏ’〜ａｘｉ’
）に切り換えられる。

第４図には、上記１つのメモリマットＭＯと、その周辺
回路の具体的一実施例の回路図が示されている。同図に
おいて、チャンネル（バックゲート）部分に矢印が付加
されたＭＯＳＦＥＴはＰチャンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳ　Ｆ　ＥＴの基体ゲートを構成する。Ｐチャ
ンネルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェ
ル領域は、第４図の電源端子Ｖｃｃに結合される。なお
、半導体基板には、図示しない内蔵の基板バイアス電圧
発生回路により形成された負のバックバイアス電圧が供
給される。これによって、ＮチャンネルＭＯＳＦＥＴの
基板ゲートにバックバイアス電圧が加えられることにな
り、そのソース、ドレインと基板間の寄生容量値が減少
させられるため、回路の高速動作化が図られる。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯＳ　Ｆ　ＥＴのソース、ドレイン及びチャン
ネル形成領域（ゲート形成領域）とされた表面部分以外
には、公知の選択酸化法によって形成された比較的厚い
厚さのフィールド絶縁膜が形成されている。キャパシタ
形成領域は、特に制限されないが、キャパシタ形成領域
上には、比較的薄い厚さの絶縁膜（酸化膜）を介して１
層目ポリシリコン層が形成されている。１層目ポリシリ
コン層は、フィールド絶縁膜上まで延長されている。１
層目ポリシリコン層の表面には、それ自体の熱酸化によ
って形成された薄い酸化膜が形成されている。キャパシ
タ形成領域における半導体基板表面には、特に制限され
ないが、イオン打ち込み法によるＮ型領域（チャンネル
領域）が形成される。これによって、ＩＮ目ポリシリコ
ン層、薄い絶縁膜及びチャンネル領域からなるキャパシ
タが形成される。フィールド酸化膜上の１層目ポリシリ
コン層は、１種の配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２Ｎ目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１７１目ポリシリコン層上に延長される。特に制
限されないが、後で説明するメモリマントにおけるワー
ド線は、２層目ポリシリコン層から構成される。

フィールド絶縁膜、ＩＮ目及び２Ｎ目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
る。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形成され、この層間
絶縁膜上には、アルミニュウムからなるような導体層が
形成されている。風体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されてる。後で説明するメモリマットにお
けるデータ線は、特に制限されないが、この層間絶縁膜
上に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

同図には、代表として例示的にメモリマットＭＯが示さ
れている。他のメモリマットＭｌなしいＭ３も同様な構
成にされる。それ故、同図では各種制御信号にはメモリ
マットの番号に対応された番号が省略されている。例え
ば、第３図のようにメモリマットＭＯにはプリチャージ
制御信号φ匹０が供給されるが、同図では単にφｐｃの
ように表している。上記メモリマットＭＯ（Ｍｌ〜Ｍ３
）は、２交点（折り返しビット線）方式とされる。

第４図には、その一対の行が具体的に示されている。一
対の平行に配置された相補データ線（ビット線又はディ
シフト線）Ｄ、Ｄに、アドレス選択用ＭＯＳＦＥＴＱｍ
と情報記憶用キャパシタＣｓとで構成された複数のメモ
リセルのそれぞれの入出力ノードが同図に示すように所
定の規則性をもって配分されて結合されている。

プリチャージ回路ＰＣは、代表として示されたＭＯＳＦ
ＥＴＱ５のように、相補相補データ線り。

Ｄ間に設けられたスイッチＭＯＳ　Ｆ　ＥＴにより構成
される。このＭＯＳＦＥＴＱ５は、そのプリチャージ制
御信号φｐｃが供給されることによって、チップ非選択
状態のときにオン状態にされる。これにより、前の動作
サイクルにおいて、後述するセンスアンプＳＡＯの増幅
動作による相補データ線り、Ｄのハイレベルとロウレベ
ルを短絡して、相補データ線り、Ｄを約Ｖｃｃ／２のプ
リチャージ電圧とする。なお、ＲＡＭがチップ非選択状
態にされ、上記プリチャージＭＯＳＦＥＴＱ５等がオン
状態にされる前に、上記センスアンプＳＡＯは非動作状
態にされる。これにより、上記相補データ線り、Ｄはハ
イインピーダンス状態でハイレベルとロウレベルを保持
するものとなっている。また、ＲＡＭが動作状態にされ
ると、各メモリマツ）ＭＯないしＭ３のプリチャージ制
御信号φｐｃ（φｐｃｏ　〜φｐｃ３）は、ハーフレベ
ル（Ｖｃｃ／２）にされる、これにより、全プリチャー
ジＭＯＳＦＥＴはオフ状態にされる。そして、選択され
るメモリマットに対応する１つのプリチャージ制御信号
がハーフレベルからロウレベルに、非選択のメモリマッ
トに対応する３つのプリチャージ制御信号力Ａ　−７レ
ベルからハイレベルにされる。上記選択されるメモリマ
ットにおいては、それに対応したセンスアンプが動作状
態にされる前に上記プリチャージＭＯＳＦＥＴＱ５等は
オフ状態にされる。これにより、相補データ線り、Ｄは
、センスアンプが増幅動作を開始するまでの間ハイイン
ピーダンス状態で上記ハーフプリチャージレベルを保持
するものである。

このようなハーフプリチャージ方式にあっては、相補デ
ータＩ１．Ｄのハイレベルとロウレベルを単に短絡して
形成するものであるので、低消費電力化が図られる。ま
た、センスアンプＳＡの増幅動作において、上記プリチ
ャージレベルを中心として相補データ線り、Ｄがハイレ
ベルとロウレベルのようにコモンモードで変化するので
、容量カップリングにより発生するノイズレベルを低減
できるものとなる。

センスアンプＳＡＯ（ＳＡＩ〜５Ａ３）は、その単位回
路ＵＳＡが例示的に示されており、ＰチャンネルＭＯ３
ＦＢＴＱ７．Ｑ９と、ＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　６　、　Ｑ　８とからなるＣＭＯＳラッチ回路
で構成され、その一対の入出力ノードが上記相補データ
％ｉＤ、Ｄに結合されている。また、上記ラッチ回路に
は、特に制限されないが、並列形態のＰチャンネルＭＯ
ＳＦＥＴＱＩ　２．Ｑｌ　３を通して電源電圧Ｖｃｃが
供給され、並列形態のＮチャンネルＭＯＳＦＥＴＱＩ　
Ｏ，Ｑｌ　１を通して回路の接地電圧Ｖｓｓが供給され
る。これらのパワースイッチＭＯＳＦＥＴＱＩ　Ｏ，Ｑ
ｌ　１及びＭＯＳＦＥＴＱＩ　２．Ｑｉ　３は、同じメ
モリマット内Ｏ内の他の同様な行に設けられたラッチ回
路（単位回路）に対して共通に用いられる。言い換える
ならば、同じメモリマット内のラッチ回路におけるＰチ
ャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとは
それぞれそのソースＰＳ及びＳＮが共通接続される。

この実施例では、上記センスアンプＳＡを活性化させる
タイミング信号φｐａ（φｐａＯ〜φｐａ３）は、２つ
の相補タイミング信号φｐＬ　　φｐ１とφｐ２＋　　
φｐ２からなる。上記ＭＯＳＦＥＴＱＩ　Ｏ，Ｑｌ　２
のゲートには、相補タイミングパルスφｐ１．φｐ１が
印加され、ＭＯＳＦＥＴＱＩ　１．Ｑｌ　３のゲートに
は、上記タイミングパルスφｐ１．　　φｐ１より遅れ
た、相補タイミングパルスφｐ２．φｐ２が印加される
。このようにすることによって、センスアンプＳＡの動
作は２段階に分けられる。タイミングパルスφｐ１．φ
ｐ１が発生されたとき、すなわち第１段階においては、
比較的小さいコンダクタンスを持つＭＯＳＦＥＴＱＩＯ
及びＱ１２による電流制限作用によってメモリセルから
の一対のデータ線間に与えられた微小読み出し電圧は、
不所望なレベル変動を受けることなく増幅される。上記
センスアンプＳＡでの増幅動作によって相補データ線電
位の差が大きくされた後、タイミングパルスφｐ２．φ
ｐ２が発生されると、すなわち第２段階に入ると、比較
的大きなコンダクタンスを持つＭＯＳＦＥＴＱＩ　１．
Ｑｌ　３がオン状態にされる。センスアンプＳＡの増幅
動作は、ＭＯＳＦＥＴＱＩ　１゜Ｑ１３がオン状態にさ
れることによって速くされる。このように２段階に分け
て、センスアンプＳＡの増幅動作を行わせることによっ
て、相補データ線の不所望なレベル変化を防止しつつデ
ータの高速読み出しを行うことができる。

ロウデコーダＲ−ＤＣＲＯ（Ｒ−ＤＣＲＩ〜Ｒ−ＤＣＲ
３）は、特に制限されないが、２分割されたロウデコー
ダＲＤＣＲとＵＤＣＲとの組み合わせによって構成され
る。同図には、単位のロウデコーダ（ワード線４本分）
ＵＤＣＲが代表として示されている。図示の構成に従う
と、アドレス信号ａｘ２〜ａｘｉを受けるＮチャンネル
ＭＯＳＦＥＴＱ３２〜Ｑ３４と、ＰチャンネルＭＯＳＦ
ＥＴＱ３５〜Ｑ３７とで構成されたＣＭＯ３回路による
ＮＡＮＤ　（ナンド）回路で上記４本分のワード線選択
信号が形成される。このＮＡＮＤ回路の出力は、ＣＭＯ
ＳインバータＴＶＩで反転され、カットＭＯＳＦＥＴＱ
２８〜Ｑ３１を通して、スイッチ回路としての伝送ゲー
トＭＯ５ＦＥＴＱ２４〜Ｑ２７のゲートに伝えられる。

プリデコーダＰＤＣＲは、その具体的回路を図示しない
が、２ビツトの相補アドレス信号ａｘＱとａｘｌで形成
されたデコード信号によって選択される上記同様な伝送
ゲートＭＯＳＦＥＴとカットＭＯ８ＦＥＴとからなるス
イッチ回路を通してワード線選択タイミング信号φＸか
ら４通りのワード線選択タイミング信号φｘＯＯないし
φｘｌｌを形成する。これらのワード線選択タイミング
信号φｘ００〜φｘｌｌは、上記伝送ゲート上記ＭＯＳ
ＦＥＴＱ２４〜Ｑ２７を介して各ワード線に伝えられる
。

プリデコーダＰＤＣＲとＵＤＣＲのようにロウデコーダ
を２分割することによって、ロウデコーダＲ−ＤＣＲＯ
のピッチ（間隔）とワード線のピンチとを合わせること
ができる。その結果、無駄な空間が半導体基板上に生じ
ない。各ワード線と接地電位との間には、ＭＯＳＦＥＴ
Ｑ２０〜Ｑ２３が設けられ、そのゲートに上記ＮＡＮＤ
回路の出力が印加されることによって、非選択時のワー
ド線を接地電位に固定させるものである。特に制限され
ないが、上記ワード線には、その遠端側（デコーダ側と
反対側の端）にリセット用のＭＯＳ　Ｆ　ＥＴＱ　１〜
Ｑ４が設けられており、リセットパルスφｐＴＩ４を受
けてこれらのＭＯＳＦＥＴＱＩ〜Ｑ４がオン状態となる
ことによって、選択されたワード線がその両端から接地
レベルにリセットされる。

カラムスイッチＣＷＯ（ＣＷＩ〜ＣＷ３）は、代表とし
て示されているＭＯＳＦＥＴＱ４２．Ｑ４３のように、
相補データ線り、Ｄと共通相補データ線ＣＤ、ＣＤを選
択的に結合させる。これらのＭＯＳＦＥＴＱ４２．Ｑ４
３のゲートには、カラムデコーダＣ−ＤＣＲ１からの選
択信号が供給される。

上記共通相補データ線ＣＤ、ＣＤ間には、上記同様なプ
リチャージ回路を構成するプリチャージＭＯＳＦＥＴＱ
４４が設けられている。

なお、ハーフプリチャージ方式では、フローティング状
態の相補データ線を単に短絡するものであるので、ペー
ジモード等のようなロングサイクルにおける非選択のメ
モリマット、及びＲＡＭが長い時間非選択状態におかれ
ると、相補データ線に結合されるアドレス選択用ＭＯＳ
　Ｆ　ＥＴのドレインリーク電流等によってレベル低下
が生じてしまう。そこで、この実施例では、そのレベル
補償のために後述するような中間電圧発生回路により形
成されるハーフ電圧ＶＣが利用される。すなわち、各単
位回路ＵＳＡにおける一方の共通ソース線ＮＳに、スイ
ッチＭＯＳＦＥＴＱ５１を介して上記電圧ＶＣが供給さ
れる。また、この共通ソース線ＮＳと一方のデータ線り
との間にスイッチＭＯＳＦＥＴＱ５０が設けられる。こ
れらのスイッチＭＯＳＦＥＴＱ５０．Ｑ５１は、そのゲ
ートに上記プリチャージ信号φｐｃが供給されることに
よって、プリチャージ期間のみオン状態にされる。

これにより、チップ非選択期間（プリチャージ期間）に
おいて、上記電圧ＶＣがスイッチＭＯ５ＦＥＴＱ５０．
Ｑ５１を介してデータ線りに供給される。このとき上記
データ線りは、プリチャージＭＯＳＦＥＴＱ５により他
方のデータ線りに接続されているから、両データ％ｉＤ
、Ｄのプリチャージ電圧のリーク電流によるレベル補償
を行うことができる。なお、上記共通ソース線ＮＳと２
８間には、そのゲートに上記プリチャージ信号φｐｃが
供給されたスイッチＭＯＳＦＥＴＱ４９が設けられ、相
補データｉＤ、Ｄのプリチャージ動作と同様に、プリチ
ャージ期間においてセンスアンプＳＡの共通ソースに％
ＮＳとＰＳをハーフプリチャージ電位にするものである
。

第１図には、タイミング発生回路Ｒ−ＴＧに含まれるプ
リチャージ制御信号発生回路の一実施例の回路図が示さ
れている。

この実施例では、上記のようにプリチャージ制御信号φ
ｐｃをハーフレベルにするため、次の電圧発生回路が設
けられる。電源電圧ＶＣＣと分圧点（Ｖｃｃ／２）との
間には、ＰチャンネルＭＯＳＦＥＴ５２とドレインとゲ
ートが共通接続されたダイオード形態のＮチャンネルＭ
ＯＳＦＥＴＱ５３が直列接続される。上記分圧点（Ｖｃ
ｃ／２）と回路の接地電位Ｖｓｓとの間には、ゲートと
ドレインが共通接続されたダイオード形態のＰチャンネ
ルＭＯＳＦＥＴＱ５４とＮチャンネルＭＯＳ　Ｆ　ＥＴ
Ｑ５５とが直列接続される。上記ＰチャンネルＭＯＳＦ
ＥＴＱ５２とＮチャンネルＭＯＳ　Ｆ　ＥＴＱ５５のゲ
ートは、特に制限されないが、上記分圧点Ｖｃｃ／２に
接続されることにより、抵抗手段として動作させられる
。これらのＭＯＳＦＥＴＱ５２及びＱ５５は、そのコン
ダクタンスが小さく設定されることにより、そこに流れ
る直流電流の電流値が小さく設定される。

上記ダイオード形態のＮチャンネルＭＯＳＦＥＴＱ５３
の共通化されたゲート、ドレインは、Ｎチャンネル出力
ＭＯ３ＦＢＴＱ５６のゲートに供給される。上記ダイオ
ード形態のＰチャンネルＭ○５ＦＥＴＱ５４の共連化さ
れたゲート、ドレインは、Ｐチャンネル出力ＭＯＳＦＥ
ＴＱ５７のゲートに供給される。これらの出力ＭＯＳＦ
ＥＴＱ５６、Ｑ５７は、それぞれのドレインが電源電圧
Ｖｃｃと回路の接地電位に接続されるとともに、そのソ
ースが共通接続されて約Ｖｃｃ／２にされたハーフ電圧
ＶＣを送出するものである。

上記百出力ＭＯＳＦＥＴＱ５６とＱ５７を通して直流（
貫通）電流が流れるのを防止するため、言い換えるなら
ば、上記分圧電圧Ｖｃｃ／２により両ＭＯＳＦＥＴＱ５
６．Ｑ５７が同時にオン状態にされるのことがないよう
にするため、上記ＭＯＳＦＥＴＱ５３のしきい値電圧Ｖ
　ｔｈｎｌは、それに対応された出力ＭＯＳＦＥＴＱ５
６のしきい値電圧Ｖ　ｔｈｎ２より絶対値的に小さく設
定され、上記ＭＯＳＦＥＴＱ５４（７）しきい値電圧ｖ
　ｔｈｐｌは、それに対応された出力ＭＯＳＦＥＴＱ５
７のしきい値電圧Ｖ　ｔｈｐ２より絶対値的に小さく設
定される。

これにより、例えば出力電圧ＶＣがＶｃｃ／２のとき出
力ＭＯＳＦＥＴＱ５６のソース電位はＶＣＣ／２にされ
る。これに対して、そのゲート電圧は、上記Ｖｃｃ／２
の分圧電圧をダイオード形態のＭＯＳＦＥＴＱ５３のし
きい値電圧より高くレベルシフトされた電圧Ｖｃｃ／　
２　＋　Ｖ　ｔｈｎｌにされる。このような状態では、
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５６は、そのゲーＩ−，ソ
ース間にそのしきい値電圧Ｖ　ｔｈｎ２より小さな上記
ＭＯＳＦＥＴＱ５３の上記しいき値電圧Ｖ　ｔｈｎｌ分
しか印加されないからオフ状態にされる。

このことは、Ｐチャンネル出力ＭＯＳＦＥＴＱ５７にお
いても同様である。・これにより、百出力ＭＯＳＦＥＴ
Ｑ５６とＱ５７が共にオフ状態にされるので、両ＭＯＳ
ＦＥＴＱ５６．Ｑ５７を通して直流電流が流れることは
ない。

例えば、電源電圧Ｖｃｃの上昇によって、上記電圧ＶＧ
が出力ＭＯＳＦＥＴＱ５６のゲート電圧（Ｖｃｃ／　２
　＋　Ｖ　ｔｈｎｌ）に対して相対的に低下させられ、
その差電圧がＶ　ｔｈｎ２より大きくされるとＭＯＳＦ
ＥＴＱ５６がオン状態にされ、出力電圧ＶＧをＶｃｃ／
　２　＋　Ｖ　ｔｈｎｌ　−Ｖ　ｔｈｎ２まで上昇させ
る。

このように電源電圧Ｖｃｃが上昇した場合には、Ｐチャ
ンネル出力ＭＯＳＦＥＴＱ５７は、そのゲート電圧（Ｖ
ｃｃ／　２−　’ｖ’　ｔｈｐｌ）の上昇に伴って、そ
のゲー［・−、ソース間がより逆バイアスされる結果オ
フ状態を維持する。

例えば、電源電圧Ｖｃｃの低下によって、上記電圧ＶＣ
が出力ＭＯＳＦＥＴＱ５７のゲート電圧ＣＶＣＣ／　２
−　Ｖ　ｔｈｐｌ）に対して相対的に高くさせら刺２、
その差電圧がＶｔｈｐ２より大きくされるとＭＯＳＦＥ
ＴＱ５７がオン状態にされる。このＭＯＳＦＥＴＱ５７
のオン状態により、出力電圧ＶＣをＶ　ｃｃ／　２−　
Ｖ　ｔｂｐｌ　＋Ｖ　ｔｈｐ２まで低下させる。このよ
うに電源電圧Ｖｃｃが低下した場合には、Ｎチャンネル
ＭＯＳＦＥＴＱ５６は、そのゲート電圧（Ｖ　ｃｃ／　
２　＋　Ｖ　ｔｈｎｌ）の低下に伴って、そのゲート、
ソース間がより逆バイアスされる結果オフ状態を維持す
るものである。また、電源電圧Ｖｃｃが一定の場合、電
圧ＶＧに変動が生じると、上記分圧電圧Ｖｃｃ／２を基
準にして、その変動が上記対応するＭＯＳＦＥＴＱ５３
とＱ５６とのしきい値電圧ＶｔｈｎｌとＶ　ｔｈｎ２及
びＭＯＳＦＥＴＱ５４とＱ５７とのしきい値電圧Ｖ　ｔ
ｈｐｌとＶ　ｔｈｐ２のそれぞれの差分を越えたとき、
それぞれの出力ＭＯＳＦＥＴＱ５６又はＱ５７がオン状
態になって、そのレベル補償を行うものである。このよ
うにして、上記電圧発生回路は、その出力電圧ＶＣを約
Ｖｃｃ／２レベルにするような安定化電源としての動作
を行う、上記百出力ＭＯＳＦＥＴＱ５６とＱ５７は、同
時にオン状態にされることがなく、その動作電流は全て
出力電流とされる。したがって、出力ＭＯＳＦＥＴＱ５
６とＱ５７のコンダクタンスを大きく設定して大きな出
力電流、言い換えるならば、出力インピーダンスを小さ
くすることができるものとなる。

この実施例では、上記電圧発生回路の出力端子は、スイ
ッチＭＯ３ＦＥ前記５８を介してプリチャージ制御信号
の出力端子（プリチャージ制御信号線）φｐｃＯ（φｐ
’ｃｌ〜φｐｃ３）に接続される。この出力端子と電源
電圧Ｖｃｃと回路の接地電位点と間には、プッシュプル
形態の出力ＭＯＳＦＥＴＱ５９とＧ６０が設けられる。

上記出力ＭＯＳＦＥＴＱ５９とＧ６０のゲートには、ノ
ア（ＮＯＲ）ゲート回路Ｇ１とＧ２の出力信号が供給さ
れる。これらのノアゲート回路Ｇ１とＧ２の一方の入力
には、タイミング信号φが供給される。デコーダ回路Ｄ
ＥＣは、メモリマントを指定するためのロウ系のアドレ
ス信号ａｘｉ−１とアドレス信号ａｘｉを受けて制御信
号ＰＣＯ（ＰＣＩ〜ＰＣ３）を形成する。このデコーダ
回路ＤＥＣは、チップ非選択状態のときにはその出力信
号ＰＣＯ（ＰＣＩ〜ＰＣ３）をハイレベルにし、メモリ
アクセスの開始によりロウ系のアドレス信号ａｘｉ−１
とａｘｉとを解読して、選択されたものをロウレベルに
する。上記制御信号ＰＣＯは、ノアゲート回路Ｇ２の他
方の入力に供給される。また、上記制御信号ＰＣＯは、
インバータ回路ＩＶ２を介してノアゲート回路Ｇ１の他
方の入力に供給される。上記タイミング信号φは、メモ
リアクセスが開始されたとき、言い換えるならば、ロウ
アドレスストローブ信号ＲＡＳがハイレベルからロウレ
ベルに変化したタイミングでハイレベルにされ、アドレ
スの確定を待ってロウレベルにされる。

この実施例の動作を第２図に示したタイミング図を参照
して次に説明する。

信号ＲＡＳかハイレベルにされるチップ非選択状態のと
きには、タイミング信号φがロウレベルにされる。これ
により、ＭＯＳＦＥＴ０．５８はオフ状態にされろ。上
記タイミング信号φのロウレベルとデコーダｌ’Ｆｉ７
路ＤＦ、Ｃの圧力信号ＰＣＯのハイレベルによって、ノ
アゲート回’ＩＲＧ　１の出力信号がハイレベルＣなり
、出力ＭＯＳＦＥＴＱ５９をオン状態にする。これによ
って、プリチャージ制御信号φｐｃＯｃφｐａｌ〜φｐ
（３）は、ハイレベルにされるため、プリチャージＭＯ
Ｓ　Ｆ　ＥＴがオン状態になって前述のようなプリチャ
ージ動作が行われる。

信号ＲＡＳがハイレベルからロウレベルにされることに
よってメモリアクセスが開始されると、タイミング信号
φがハイレベルにされる。これにより、ノアゲート回路
Ｇ１と０２の出力信号はロウレベルになり、出力ＭＯＳ
ＦＥＴＱ５９とＧ６０をオフ状態にするとともに、スイ
ッチＭＯＳＦＥＴＱ５８をオン状態にする。これによっ
て、プリチャージ制御信号φｐｃ（φｐｃｏ〜φｐｃ３
）は、ハイレベルから電［ＶＣのようなハーフ電圧（Ｖ
ｃｃ／２）に低下させられる。上記のように相補データ
線のレベルがハーフレベルであることから、プリチャー
ジＭＯ３ＦＦ、ＴＱ５等は、オフ状態にされる。

一ヒ記プリチャージ制御信号φｐｃがハーフレベルにさ
れると、又はロウ系のアドレス信号の確定をまって上記
タイミング信号φはロウレベルにされる。これにより、
スイッチＭＯＳＦＥＴＱ５８はオン状態からオフ状態に
される。例えば、上記ロウ系のアドレス信号ａｘｉ−１
，ａｘｉがロウレベルに確定すると、メモリマントＭＯ
が指定されたことになり、デコーダＤＥＣは、制御信号
ＰＣＯのみをハイレベルからロウレベルにし、残りの制
御信号ＰＣＩ〜ＰＣ３をハイレベルのままに維持する。

これにより、選択されるメモリマントＭＯに対応したプ
リチャージ信号発生回路にあっては、制御信号ＰＣＯの
ロウレベルにより、ノアゲート回路Ｇ２の出力信号がハ
イレベルにされる。このハイレベルにより出力ＭＯＳＦ
ＥＴＱ６０がオン状態になってプリチャージ制御信号φ
ｐｃＯを上記ハーフレベルからロウレベルにさせる。ま
た、非選択にされるメモリマットＭ１〜Ｍ３に対応した
プリチャージ信号発生回路にあっては、制御信号ＰＣＩ
ＰＣ３のハイレベルにより、ノアゲート回路Ｇ１の出力
信号がハイレベルにされる。このハイレベルにより出力
ＭＯＳＦＥＴＱ５９がオン状態になって同図に点線で示
すようにプリチャージ制御信号φｐｃｌ〜φｐｃ３を上
記ハーフレベルからハイレベルにさせる。これにより、
非選択のメモリマットではプリチャージＭＯＳＦＥＴが
オン状態になり、相補データ線のレベル−敗北と、トレ
インリーク電流の補償とが行われる。このようなプリチ
ャージ信号のレベル変化は、その信号振幅が１／２に低
減できるから、プリチャージ動作での低消費電力化が可
能となる。

また、この実施例では、上記ハーフ電圧によりプリチャ
ージＭＯＳＦＥＴを実質的にオフ状態にさせるものであ
るから、上記ロウ系のアドレス信号の確定により直ちに
ワード線選択タイミング信号φＸが発生され、ワード′
ｆＡ（Ｗ）の選択動作が行われる。これにより、ワード
線の選択タイミングはプリチャージ制御信号φｐｃのロ
ウレベルへの引き抜き時間や、プロセスバラツキを考慮
した時間マージンを待つことな（早くすることができる
。

これにより、メモリサイクルを短くできるから高速化が
図られる。

上記ワード線の選択り３作の後にセンスアンプのタイミ
ング信号φｐａ（φｐｔ、　　ψρ２）が発生され、選
択されたメモリマントにおいてメモリセルから読み出さ
れた記憶情報の増幅動作が開始される。

また、信号ＣＡＳがハイレベルからロウレベルにされる
と、カラム系の選択動作が開始される。

カラム系の選択動作は、この発明に直接関係が無いので
、その説明を省略する。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）メモリアクセスの開始から遅くともロウ系のアド
レスが確定する迄の間、相補データ線のハイレベルとロ
ウレベルとを短絡して相補データ線をハーフレベルにプ
リチャージするプリチャージＭＯＳＦＥＴのゲートに供
給されるプリチャージ制御（を号のレベルをハーフレベ
ルにし、指定されたロウ系のアドレスの確定に従って選
択されたメモリマットに対応するプリチャージ制御信号
を上記ハーフレベルからロウレベルにする。これにより
、アドレスの確定に無関係にプリチャージＭＯＳＦＥＴ
を実質的にオフ状態にできるためワードｆＦＦＡ選択タ
イミングを早くできるから高速動作化が可能になるとい
う効果が得られる。

（２）上記（１１により、選択メモリマット／非選択メ
モリマットにおけるプリチャージＭＯＳ　Ｆ　ＥＴのゲ
ートに供給される制御信号のレベル変化量を半分にでき
るから低消費電力化も可能となるという効果が得られる
。

（３）上記（２）により、選択されるメモリマットに関
してのみプリチャージ信号をハーフレベルから回路の接
地電位にするものであるため、回路の接地電位に生じる
ノイズの低減化が可能となって動作マージンの向上を図
ることができるという効果が得られる。

（４）メモリアクセスにおいて、選択されるべきメモリ
セルが存在するメモリマントに対応したセンスアンプの
みを動作状態にさせ為ことにより、上記（２）と相俟っ
ていっそうの低消費電力化を実現できるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、プリチャージ
制御信号をハイレベルからハーフレベルにするための回
路構成は、上記のようなハーフ電圧発生回路を利用する
ものの他、例えば、直列接続されたダイオード形態のＭ
ＯＳＦＥＴからなる定電回路を利用して所望のハーフレ
ベルまでディスチャージ動作を行わせるもの等種々の実
施形態を採ることができる。また、非選択のメモリマッ
トにおいては、プリチャージ制御信号をハーフレベルの
ままにするものであってもよい、メモリマット数の数は
、２マツト、８マツト等種々の実施形態を採ることがで
きる。上記４マント又は８マフト構成のとき、選択され
るメモリマットと非選択のメモリマントとの数を同じく
するものであってもよい。上記ダイナミック型ＲへＮ１
を構成する他の周辺回路の具体的回路構成は、ＬＲＨの
実施形態を採ることができるものである。例えば、アＩ
’　Ｌ−ス信号は、それぞれ独立した外部端子から供給
するものであってもよい。

この発明は、ハーフプリチャージ方式を採用しつつ、メ
モリアレイ部が分割される複数のメモリマフτ・を持つ
ダイナミック型ＲＡＭに広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果をＨ単に説明すれば、下記の通りである
。すなわち、メモリアクセスの開始から遅くともロウ系
のアドレスが確定する迄の間、相補データ線のハイレベ
ルとロウレベルとを短縮して相補データ線をハーフレベ
ルにプリチャージするプリチャージＭＯＳＦＥＴのゲー
トに供給されるプリチャージ制御信号のレベルをハーフ
レベルにし、指定されたロウ系のアドレスの確定に従っ
て選択さ７４たメモリマットに対応するプリチャージ制
御信号を上記ハーフＬ・ベルからロウレベルにする。こ
れにより、アドレスの確定に無関係にプリチャージＭＯ
ＳＦＥＴを実質的にオフ状態にできるためワード線選択
タイミングを早くできるから高速動作化が可能になると
ともに、プリチャージ制御信号の振幅が半分にできるか
ら低消費電力化も実現できる。

【図面の簡単な説明】

第１図は、この発明に係るプリチャージ制御信号発生回
路の一実施例を示す回路図、 第２図は、この発明に係るダイナミック型ＲＡＭの動作
の一例を説明するためのタイミング図、第３図は、この
発明に係るダイナミック型ＲＡＭの一実施例を示す内部
構成ブロック図、第４図は、そのメモリマット及び周辺
回路の一実施例を示す回路図である。 Ｍ　Ｏ−Ｍ　３・・メモリマント、ＳＡＯ〜ＳＡ３・・
センスアンプ、Ｒ−ＡＤＢ・・ロウアドレスバッファ、
ＣＷＯ−ＣＷ３・・カラムスイッチ、Ｃ−ＡＤＢ・・カ
ラムアドレスバッファ、Ｒ−ＤＣＲＯ〜Ｒ−ＤＣＲ３・
・ロウデコーダ、Ｃ−ＤＣＲｌ、ＣＤＣＲ２・・カラム
デコーダ、Ｒ−ＴＧ・・ロウ系タイミング発生回路、Ｃ
−ＴＧ・・カラム系タイミング発生回路、ＤＴＢ・・デ
ータ人力バッファ、ＤＯＢ・・データ出カバソファ、Ｇ
ｌ、Ｇ２・・ノアゲート回路、Ｄ　Ｅ　Ｃ・・デコーダ
回路

Claims (1)

1. 【特許請求の範囲】 １、相補データ線のハイレベルとロウレベルとを短絡し
   て相補データ線をハーフレベルにプリチャージさせるプ
   リチャージＭＯＳＦＥＴを含む複数のメモリマットと、
   メモリアクセスの開始から遅くともロウ系のアドレスが
   確定する迄の間上記プリチャージＭＯＳＦＥＴのゲート
   に供給されるプリチャージ制御信号のレベルをハーフレ
   ベルにし、指定されたロウ系のアドレスの確定に従って
   選択されたメモリマットに対応するプリチャージ制御信
   号を上記ハーフレベルからロウレベルにするプリチャー
   ジ信号発生回路とを含むことを特徴とするダイナミック
   型ＲＡＭ。 ２、上記プリチャージ信号発生回路は、指定されたロウ
   系のアドレスの確定に従って非選択のメモリマットに対
   応するプリチャージ制御信号をハイレベルにする機能を
   持つものであることを特徴とする特許請求の範囲第１項
   記載のダイナミック型ＲＡＭ。