JPS6327726B2 - - Google Patents
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- Publication number
- JPS6327726B2 JPS6327726B2 JP57228347A JP22834782A JPS6327726B2 JP S6327726 B2 JPS6327726 B2 JP S6327726B2 JP 57228347 A JP57228347 A JP 57228347A JP 22834782 A JP22834782 A JP 22834782A JP S6327726 B2 JPS6327726 B2 JP S6327726B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- signal line
- key switch
- specific
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/20—Dynamic coding, i.e. by key scanning
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Light Guides In General And Applications Therefor (AREA)
- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
〔概要〕
マトリツクス回路構成のキーボードにスイツチ
回路を付設し、電源投入時に特定のキースイツチ
を入力状態にセツトし、次に、特定のアドレス信
号送出用クロツクパルスの初回パルスによつて、
それを開放状態に戻し、以降は特定のアドレス信
号送出用クロツクパルスのリフレツシユによつて
開放状態を持続させる。
回路を付設し、電源投入時に特定のキースイツチ
を入力状態にセツトし、次に、特定のアドレス信
号送出用クロツクパルスの初回パルスによつて、
それを開放状態に戻し、以降は特定のアドレス信
号送出用クロツクパルスのリフレツシユによつて
開放状態を持続させる。
そうすれば、キーボードのイニシヤルセツトを
簡易に、安価におこなうことができる。
簡易に、安価におこなうことができる。
本発明はキーボードのイニシヤルセツト（初回
打鍵）方法に関する。
打鍵）方法に関する。
キーボードは情報処理システムの入力端末装置
として汎用されており、入手によつてキーボード
上の入力情報選択のキースイツチを打鍵して入力
しているが、情報処理システムの用途によつて
は、当然、キーボード上の特定のキースイツチを
絶えず初回に打鍵する必要があり、その必須の初
回打鍵のキースイツチを自動的におこなう簡便な
方法が望まれている。
として汎用されており、入手によつてキーボード
上の入力情報選択のキースイツチを打鍵して入力
しているが、情報処理システムの用途によつて
は、当然、キーボード上の特定のキースイツチを
絶えず初回に打鍵する必要があり、その必須の初
回打鍵のキースイツチを自動的におこなう簡便な
方法が望まれている。
情報処理システムの中央処理装置とインターフ
エースするキー入力端末のキーボードは、マトリ
ツクス回路上の配列されたキースイツチの打鍵入
力に対応したデジタルコード信号を生成して中央
処理装置に送出しているが、その場合、打鍵入力
を検出するためのアドレス走査信号はエンコーダ
からマトリツクス回路のＸ側とＹ側に送出する方
法が一般的である。
エースするキー入力端末のキーボードは、マトリ
ツクス回路上の配列されたキースイツチの打鍵入
力に対応したデジタルコード信号を生成して中央
処理装置に送出しているが、その場合、打鍵入力
を検出するためのアドレス走査信号はエンコーダ
からマトリツクス回路のＸ側とＹ側に送出する方
法が一般的である。
添付第１図の回路図はそれを図示しており、１
は多数のキースイツチを有するキーボードのマト
リツクス回路、２は中央処理装置と信号線４およ
び信号線５を介して接続されたエンコーダ、３は
マトリツクス回路１とエンコーダ２の間に設けら
れ、Ｙ側入力のアドレス検出をも行なうマルチブ
レクサである。なお、Ｘ側入力のマルチブレクサ
機能は前記のエンコーダ２に収納されている。ま
た、信号線４は中央処理装置に送出する打鍵入力
検出のスイツチコード信号線、信号線５はアドレ
ス指定のクロツク信号線である。
は多数のキースイツチを有するキーボードのマト
リツクス回路、２は中央処理装置と信号線４およ
び信号線５を介して接続されたエンコーダ、３は
マトリツクス回路１とエンコーダ２の間に設けら
れ、Ｙ側入力のアドレス検出をも行なうマルチブ
レクサである。なお、Ｘ側入力のマルチブレクサ
機能は前記のエンコーダ２に収納されている。ま
た、信号線４は中央処理装置に送出する打鍵入力
検出のスイツチコード信号線、信号線５はアドレ
ス指定のクロツク信号線である。
このようなマトリツクス回路を備えたキーボー
ドにおいて、例えば、Ｘ側が８（ｍ＝８）、Ｙ側
が１６（ｎ＝１６）からなるマトリツクス回路で
は７ビツト構成（７ビツトのうち、４ビツトはＹ
側選択ビツト、３ビツトはＸ側選択ビツトに当て
る）のアドレス走査信号は順次に送出することで
打鍵入力のキースイツチが検出される。
ドにおいて、例えば、Ｘ側が８（ｍ＝８）、Ｙ側
が１６（ｎ＝１６）からなるマトリツクス回路で
は７ビツト構成（７ビツトのうち、４ビツトはＹ
側選択ビツト、３ビツトはＸ側選択ビツトに当て
る）のアドレス走査信号は順次に送出することで
打鍵入力のキースイツチが検出される。
尚、添付第１図の回路図には３ビツト構成を例
示しており、クロツク信号線５のうち、Ａが最下
位ビツトのクロツク信号線、Ｂは中位ビツトのク
ロツク信号線、Ｃが最上位ビツトのクロツク信号
線で、例えば、下位ビツトの信号線Ａを固定して
Ｘ側のXoからXmまで走査し、次に、中位ビツ
トの信号線Ｂに移つて、Ｘ側のXoからXmまで
走査し、最後に、上位ビツトの信号線Ｃに移つて
走査すると云つた具合に走査が繰り返えしおこな
われ、また、Ｙ側も同様に繰り返えされる。
示しており、クロツク信号線５のうち、Ａが最下
位ビツトのクロツク信号線、Ｂは中位ビツトのク
ロツク信号線、Ｃが最上位ビツトのクロツク信号
線で、例えば、下位ビツトの信号線Ａを固定して
Ｘ側のXoからXmまで走査し、次に、中位ビツ
トの信号線Ｂに移つて、Ｘ側のXoからXmまで
走査し、最後に、上位ビツトの信号線Ｃに移つて
走査すると云つた具合に走査が繰り返えしおこな
われ、また、Ｙ側も同様に繰り返えされる。
ところで、従来、キーボードの入力初期におい
て、特定の入力情報選択のキースイツチを初回に
打鍵して入力する場合も多い。例えば、情報処理
システムを英文字やかな文字のみで最初に入力す
る場合、あるいは、英文字による入力専用の場合
はキーボード上の特定のキースイツチを絶えず初
回に打鍵することが必要になる。
て、特定の入力情報選択のキースイツチを初回に
打鍵して入力する場合も多い。例えば、情報処理
システムを英文字やかな文字のみで最初に入力す
る場合、あるいは、英文字による入力専用の場合
はキーボード上の特定のキースイツチを絶えず初
回に打鍵することが必要になる。
且つ、そのような場合には、従来より自動的に
打鍵入力すると同様の入力方法が考えられてお
り、それはエンコーダ２の中に処理手順をプログ
ラムした記憶回路を設ける等の方法である。
打鍵入力すると同様の入力方法が考えられてお
り、それはエンコーダ２の中に処理手順をプログ
ラムした記憶回路を設ける等の方法である。
しかしながら、エンコーダ２にプログラムした
記憶回路を配設することは相当のコストアツプに
なり経済的に余り望ましくない。
記憶回路を配設することは相当のコストアツプに
なり経済的に余り望ましくない。
本発明はこのようなイニシヤルセツト（初回入
力）を簡便、且つ、安価に実施する方法を提案す
るものである。
力）を簡便、且つ、安価に実施する方法を提案す
るものである。
その目的は、キースイツチを接続するマトリツ
クス回路構成のキーボードにスイツチ回路を付設
して、電源投入時に特定の入力情報選択のキース
イツチを入力状態にセツトし、次に、特定のアド
レス信号送出用クロツクパルスの初回パルス信号
を入力して前記特定の入力情報選択のキースイツ
チを開放状態に戻し、以降は該特定のアドレス信
号送出用クロツクパルスのリフレツシユによつて
開放状態が持続されるようにしたイニシヤルセツ
ト方法により達成される。
クス回路構成のキーボードにスイツチ回路を付設
して、電源投入時に特定の入力情報選択のキース
イツチを入力状態にセツトし、次に、特定のアド
レス信号送出用クロツクパルスの初回パルス信号
を入力して前記特定の入力情報選択のキースイツ
チを開放状態に戻し、以降は該特定のアドレス信
号送出用クロツクパルスのリフレツシユによつて
開放状態が持続されるようにしたイニシヤルセツ
ト方法により達成される。
本発明は、スイツチ回路を付設して、電源投入
時に特定のキースイツチを入力状態にセツトし、
次に、特定のアドレス信号送出用クロツクパルス
の初回パルスによつて、それを開放状態に戻し、
以降は特定のアドレス信号送出用クロツクパルス
のリフレツシユによつて開放状態を持続される。
このようなスイツチ回路は簡単で、安価なもので
ある。
時に特定のキースイツチを入力状態にセツトし、
次に、特定のアドレス信号送出用クロツクパルス
の初回パルスによつて、それを開放状態に戻し、
以降は特定のアドレス信号送出用クロツクパルス
のリフレツシユによつて開放状態を持続される。
このようなスイツチ回路は簡単で、安価なもので
ある。
以下、本発明を添付した第１図の回路図および
第１図回路の動作タイムチヤートを示す第２図を
参照して詳細に説明する。
第１図回路の動作タイムチヤートを示す第２図を
参照して詳細に説明する。
第１図において、前記マトリツクス回路１のキ
ー入力の検出をするエンコーダ２及びマルチブレ
クサ３等の基本的構成とその機能は前記と同様で
ある。且つ、クロツク信号線５における走査（ス
キヤンニング）は、上記のように、下位ビツトの
クロツク信号線Ａから上位ビツトのクロツク信号
線Ｃに順次に走査がおこなわれる走査方式であ
り、この走査の反復によつて打鍵入力が検出され
るものである。
ー入力の検出をするエンコーダ２及びマルチブレ
クサ３等の基本的構成とその機能は前記と同様で
ある。且つ、クロツク信号線５における走査（ス
キヤンニング）は、上記のように、下位ビツトの
クロツク信号線Ａから上位ビツトのクロツク信号
線Ｃに順次に走査がおこなわれる走査方式であ
り、この走査の反復によつて打鍵入力が検出され
るものである。
このような従来の構成に、本発明ではFF回路
７、NANDゲート素子８、インバータ９からな
るスイツチ回路を付設する。FF回路７は、上位
ビツトのクロツク信号線Ｃに信号線CLによつて
接続してのり、そのクロツクパルス信号によつて
動作する否定出力のフリツプフロツプである。且
つ、最初、電源Vccの投入によつてエンコーダ２
から信号線RSを通じてリセツト信号が入力され
るとFF回路７の出力はＨレベルにある。
７、NANDゲート素子８、インバータ９からな
るスイツチ回路を付設する。FF回路７は、上位
ビツトのクロツク信号線Ｃに信号線CLによつて
接続してのり、そのクロツクパルス信号によつて
動作する否定出力のフリツプフロツプである。且
つ、最初、電源Vccの投入によつてエンコーダ２
から信号線RSを通じてリセツト信号が入力され
るとFF回路７の出力はＨレベルにある。
また、インバータ９は特定のキースイツチＫ
（電源投入時に初回入力する所謂、特定の入力情
報選択のキースイツチ）のＸ側アドレス信号線
X1に接続しており、更に、このインバータ９と
上記FF回路７との出力はNANDゲート素子８に
接続されて、NANDゲート素子８の出力は特定
のキースイツチＫのＹ側アドレス信号線Y1に信
号線OUTによつて接続されている。
（電源投入時に初回入力する所謂、特定の入力情
報選択のキースイツチ）のＸ側アドレス信号線
X1に接続しており、更に、このインバータ９と
上記FF回路７との出力はNANDゲート素子８に
接続されて、NANDゲート素子８の出力は特定
のキースイツチＫのＹ側アドレス信号線Y1に信
号線OUTによつて接続されている。
次に本キーボード回路の動作につき第２図を参
照しながら説明する。
照しながら説明する。
同図において、波形Xo〜Xmはマトリツクス
回路１のＸ側信号線Xo〜Xmを順次走査するク
ロツクパルス、波形Ａ〜Ｃはクロツク信号線Ａ〜
Ｃよりの計数パルスで、該パルスに基いてマルチ
ブレクサ３はＹ側信号線Yo〜Ynを順次選択す
る。そして図示の如く、パルス波形Ａの立下り
からパルス波形Ｃの立下りの間がキースキヤン
周期で、マトリツクス回路１の全キースイツチが
１回走査されて打鍵入力のキースイツチが検出さ
れる。
回路１のＸ側信号線Xo〜Xmを順次走査するク
ロツクパルス、波形Ａ〜Ｃはクロツク信号線Ａ〜
Ｃよりの計数パルスで、該パルスに基いてマルチ
ブレクサ３はＹ側信号線Yo〜Ynを順次選択す
る。そして図示の如く、パルス波形Ａの立下り
からパルス波形Ｃの立下りの間がキースキヤン
周期で、マトリツクス回路１の全キースイツチが
１回走査されて打鍵入力のキースイツチが検出さ
れる。
また波形ＱはFF回路７の出力波形、波形OUT
はNANDゲート素子８の出力波形である。
はNANDゲート素子８の出力波形である。
かくして、キーボードの電源Vccを投入する
と、FF回路７の出力は上記のようにＨレベルに
なり、その時点で上位ビツトのクロツク信号線Ｃ
が選択されなければＨレベルにある。且つ、電源
投入と同時に下位ビツトのクロツク信号線Ａが選
択され、アドレス信号線X1にクロツクパルス
（Lowパルス）が入力すると、インバータ９が動
作して出力がＨレベルになる。そうして、両者の
出力のＨレベルによつて、NANDゲート素子８
はＬレベルが出力し、出力線OUTを通じて信号
線Y1はＬ信号になる。一方、上記したように信
号線X1からＬ信号が入力するから、特定のキー
スイツチＫは打鍵されたと同じ状態（入力状態）
になる。
と、FF回路７の出力は上記のようにＨレベルに
なり、その時点で上位ビツトのクロツク信号線Ｃ
が選択されなければＨレベルにある。且つ、電源
投入と同時に下位ビツトのクロツク信号線Ａが選
択され、アドレス信号線X1にクロツクパルス
（Lowパルス）が入力すると、インバータ９が動
作して出力がＨレベルになる。そうして、両者の
出力のＨレベルによつて、NANDゲート素子８
はＬレベルが出力し、出力線OUTを通じて信号
線Y1はＬ信号になる。一方、上記したように信
号線X1からＬ信号が入力するから、特定のキー
スイツチＫは打鍵されたと同じ状態（入力状態）
になる。
次いで、順次に走査して、上位ビツトのクロツ
ク信号線Ｃが選択されると、信号線CLを通じて
クロツクパルスがFF回路に入力し、その結果、
FF回路７の出力はＬレベルになる。一方、イン
バータ９にはビツトのクロツク信号線より速くリ
フレツシユされるＸ側アドレス信号線X1に接続
されているから、絶えずその出力はＨレベルにあ
り、そのため、インバータ９からのＨレベルと
FF回路７からのＬレベルによつてNANDゲート
素子８はＨレベルを出力してY1はＨ信号になり、
特定のキースイツチＫは非打鍵の状態（開放状
態）に戻る。
ク信号線Ｃが選択されると、信号線CLを通じて
クロツクパルスがFF回路に入力し、その結果、
FF回路７の出力はＬレベルになる。一方、イン
バータ９にはビツトのクロツク信号線より速くリ
フレツシユされるＸ側アドレス信号線X1に接続
されているから、絶えずその出力はＨレベルにあ
り、そのため、インバータ９からのＨレベルと
FF回路７からのＬレベルによつてNANDゲート
素子８はＨレベルを出力してY1はＨ信号になり、
特定のキースイツチＫは非打鍵の状態（開放状
態）に戻る。
このようにして、インバータ９の出力が絶えず
Ｈレベルにある一方、上位ビツトのクロツク信号
線ＣによつてFF回路７の出力もリフレツシユが
繰り返えされてＬレベルにあり、その結果、
NANDゲート素子８は絶えずＨ信号を出力して
信号線OUTはＨレベルにあり、特定のキースイ
ツチＫは非打鍵状態（開放状態）を維持する。従
つて、本発明にかかる付加回路は電源投入時以外
は回路的に意味を持たず、電源投入時のみに起動
する回路となる。
Ｈレベルにある一方、上位ビツトのクロツク信号
線ＣによつてFF回路７の出力もリフレツシユが
繰り返えされてＬレベルにあり、その結果、
NANDゲート素子８は絶えずＨ信号を出力して
信号線OUTはＨレベルにあり、特定のキースイ
ツチＫは非打鍵状態（開放状態）を維持する。従
つて、本発明にかかる付加回路は電源投入時以外
は回路的に意味を持たず、電源投入時のみに起動
する回路となる。
なお、上記実施例は特定のアドレス信号送出用
クロツクパルスを上位ビツトのクロツク信号とし
ているが、これは通常、上位ビツトのクロツク信
号の走査が１回走査の終り近くにおこなわれるた
め、Y1をＨ信号に長く保持できるからである。
しかし、一たびY1をＨ信号に保持できれば、終
端近くの走査信号にこだわるものではない。
クロツクパルスを上位ビツトのクロツク信号とし
ているが、これは通常、上位ビツトのクロツク信
号の走査が１回走査の終り近くにおこなわれるた
め、Y1をＨ信号に長く保持できるからである。
しかし、一たびY1をＨ信号に保持できれば、終
端近くの走査信号にこだわるものではない。
また、このスイツチ回路が不要になつた場合
は、出力線OUTを切断すれば良く、更に、この
スイツチ回路を他の部分に接続替えすることも簡
単である。
は、出力線OUTを切断すれば良く、更に、この
スイツチ回路を他の部分に接続替えすることも簡
単である。
以上の説明から判るように、本発明によれば電
源投入時に自動的に１回だけ打鍵入力できる特定
のキースイツチを簡単に、且つ、安価に挿入でき
る利点が得られるものである。
源投入時に自動的に１回だけ打鍵入力できる特定
のキースイツチを簡単に、且つ、安価に挿入でき
る利点が得られるものである。
第１図は本発明にかかるスイツチ回路を付設し
た回路図、第２図は第１図の動作タイミングチヤ
ートである。 図において、１はマトリツクス回路、２はエン
コーダ、３はマルチブレクサ、４は打鍵入力検出
のスイツチコード信号線、５はアドレス指定のク
ロツク信号線、６はキースイツチ、７はFF回路、
８はNANDゲート素子、９はインバータ、Vcc
は電源を示している。
た回路図、第２図は第１図の動作タイミングチヤ
ートである。 図において、１はマトリツクス回路、２はエン
コーダ、３はマルチブレクサ、４は打鍵入力検出
のスイツチコード信号線、５はアドレス指定のク
ロツク信号線、６はキースイツチ、７はFF回路、
８はNANDゲート素子、９はインバータ、Vcc
は電源を示している。
Claims (1)
- １ キースイツチを接続するマトリツクス回路構
成のキーボードにスイツチ回路を付設して、電源
投入時に特定の入力情報選択のキースイツチを入
力状態にセツトし、次に、特定のアドレス信号送
出用クロツクパルスの初回パルス信号を入力して
前記特定の入力情報選択のキースイツチを開放状
態に戻し、以降は該特定のアドレス信号送出用ク
ロツクパルスのリフレツシユによつて開放状態が
持続されるようにしたことを特徴とするキーボー
ドのイニシヤルセツト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228347A JPS59119436A (ja) | 1982-12-27 | 1982-12-27 | キ−ボ−ドのイニシヤルセツト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228347A JPS59119436A (ja) | 1982-12-27 | 1982-12-27 | キ−ボ−ドのイニシヤルセツト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119436A JPS59119436A (ja) | 1984-07-10 |
| JPS6327726B2 true JPS6327726B2 (ja) | 1988-06-06 |
Family
ID=16875035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228347A Granted JPS59119436A (ja) | 1982-12-27 | 1982-12-27 | キ−ボ−ドのイニシヤルセツト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210005132A (ko) * | 2018-05-31 | 2021-01-13 | 가부시키가이샤 코나미 데지타루 엔타테인멘토 | 게임 시스템, 게임 제어 장치 및 프로그램 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5266327A (en) * | 1975-11-29 | 1977-06-01 | Tokyo Electric Co Ltd | Key inputting unit |
-
1982
- 1982-12-27 JP JP57228347A patent/JPS59119436A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210005132A (ko) * | 2018-05-31 | 2021-01-13 | 가부시키가이샤 코나미 데지타루 엔타테인멘토 | 게임 시스템, 게임 제어 장치 및 프로그램 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119436A (ja) | 1984-07-10 |
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