JPS6327892B2 - - Google Patents
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- JPS6327892B2 JPS6327892B2 JP4132880A JP4132880A JPS6327892B2 JP S6327892 B2 JPS6327892 B2 JP S6327892B2 JP 4132880 A JP4132880 A JP 4132880A JP 4132880 A JP4132880 A JP 4132880A JP S6327892 B2 JPS6327892 B2 JP S6327892B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
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- Networks Using Active Elements (AREA)
Description
本発明は、半導体化された遅延回路に関する。
半導体化されたアナログ遅延回路として、従来
では、BBD（Bucket Brigade Device）、CCD
（Charge Coupled Device）等の電荷転送デバイ
スが用いられていた。しかしながら、この遅延回
路は、クロツクパルスを必要とするため構成が複
雑であり、また破壊読出しである性質からタツプ
を設けるのが難しく、更にMOS FETを用いた
場合には、バイポーラトランジスタを用いた周辺
回路と共に、同一のICとして構成することが困
難であるという欠点があつた。 本発明の目的は、このような電荷転送デバイス
を用いた遅延回路の欠点が除去された遅延回路を
実現せんとするものである。また、本発明は、遅
延時間の周波数特性が略々平担となるように改良
された遅延回路を提供せんとするものである。 本発明においては、逆相の信号をコンデンサ及
び抵抗の夫々を介して加算する遅延回路を２段縦
続接続することにより２次系の遅延要素を構成す
る。第１図において、１，２は、夫々遅延回路を
示し、この２つの遅延回路１，２が縦続接続され
ることで２次系の遅延要素３が構成される。遅延
回路１は、そのコレクタ及びエミツタの夫々に同
レベルで逆相の信号を発生させるトランジスタ４
を有し、このコレクタ及びエミツタがコンデンサ
C1及び抵抗R1を介して結合され、両者の接続点
が出力端として導出される構成である。遅延回路
２も同様に位相分割用のトランジスタ５と抵抗
R2とコンデンサC2とで構成されている。かかる
遅延回路１の入力電圧e1及び出力電圧e2の関係
は、（S1＝jωC1R1）とおくと e2＝（１−S1／１＋S1）e1 となる。したがつて遅延回路１，２が縦続接続さ
れた遅延要素３の入出力の関係は、（S2＝
jωC2R2）とおくと e3＝（１−S1／１＋S1）（１−S2／１＋S2）e1 ＝１＋S1S2−（S1＋S2）／１＋S1S2＋（S1＋S2）e1
…(1) ここで、（S2＝S1S2）とおくと e3＝１＋S2−mS／１＋S2＋mSe1 …(2) 但し、
では、BBD（Bucket Brigade Device）、CCD
（Charge Coupled Device）等の電荷転送デバイ
スが用いられていた。しかしながら、この遅延回
路は、クロツクパルスを必要とするため構成が複
雑であり、また破壊読出しである性質からタツプ
を設けるのが難しく、更にMOS FETを用いた
場合には、バイポーラトランジスタを用いた周辺
回路と共に、同一のICとして構成することが困
難であるという欠点があつた。 本発明の目的は、このような電荷転送デバイス
を用いた遅延回路の欠点が除去された遅延回路を
実現せんとするものである。また、本発明は、遅
延時間の周波数特性が略々平担となるように改良
された遅延回路を提供せんとするものである。 本発明においては、逆相の信号をコンデンサ及
び抵抗の夫々を介して加算する遅延回路を２段縦
続接続することにより２次系の遅延要素を構成す
る。第１図において、１，２は、夫々遅延回路を
示し、この２つの遅延回路１，２が縦続接続され
ることで２次系の遅延要素３が構成される。遅延
回路１は、そのコレクタ及びエミツタの夫々に同
レベルで逆相の信号を発生させるトランジスタ４
を有し、このコレクタ及びエミツタがコンデンサ
C1及び抵抗R1を介して結合され、両者の接続点
が出力端として導出される構成である。遅延回路
２も同様に位相分割用のトランジスタ５と抵抗
R2とコンデンサC2とで構成されている。かかる
遅延回路１の入力電圧e1及び出力電圧e2の関係
は、（S1＝jωC1R1）とおくと e2＝（１−S1／１＋S1）e1 となる。したがつて遅延回路１，２が縦続接続さ
れた遅延要素３の入出力の関係は、（S2＝
jωC2R2）とおくと e3＝（１−S1／１＋S1）（１−S2／１＋S2）e1 ＝１＋S1S2−（S1＋S2）／１＋S1S2＋（S1＋S2）e1
…(1) ここで、（S2＝S1S2）とおくと e3＝１＋S2−mS／１＋S2＋mSe1 …(2) 但し、
【式】
となり、（ｍ≧２）となり、ｍの最小値は、２で
ある。また、入出力間で生じる位相差θは、 θ＝2tan-1｜mS／１＋S2｜ となり、遅延要素３の遅延時間Td（＝θ/ω）の高
域における減小が著しくなる欠点がある。 本発明では、上述のRC形遅延要素の入出力間
にポジテイブ・フイードフオワード及びネガテイ
ブ・フイードバツクを施すことにより、ｍを２よ
り小として遅延時間の周波数特性の高域補償を図
るようにしたものである。 つまり、ポジテイブ・フイードフオワードによ
つて(2)式における分子の項を変更し、ネガテイ
ブ・フイードバツクによつて(2)式における分母の
項を変更するようにしたものである。第２図に示
すように(1)式で表わされる遅延要素３の入力側及
び出力側の夫々に合成器６及び７を設け、出力電
圧e3に係数ｋを乗じたものを合成器６にネガテイ
ブ・フイードバツクすると共に、入力電圧e1に係
数ｋを乗じたものを合成器７にポジテイブ・フイ
ードフオワードする。 合成器６の出力電圧をe4、遅延要素３の出力電
圧をe5とすると e4＝e1−ke3 …(3) e5＝（１−Ｓ／１＋Ｓ）2e4 …(4) e3＝e5＋ke1＝（１−Ｓ／１＋Ｓ）2e4＋ke1 …(5) (3)式及び(5)式から e3＝（１−Ｓ／１＋Ｓ）2（e1−ke3）＋ke1 ＝｛（１−Ｓ／１＋Ｓ）2＋ｋ｝e1−（１−Ｓ／１
＋Ｓ）2ke3…(6) (6)式から e3＝（１−Ｓ／１＋Ｓ）2＋ｋ／（１−Ｓ／１＋Ｓ）2k
＋１e1 ＝（１−Ｓ）2＋ｋ（１＋Ｓ）2／ｋ（１−Ｓ）2＋
（１＋Ｓ）2e1 ＝（１＋ｋ）−２（１−ｋ）Ｓ＋（１＋ｋ）S2／（
１＋ｋ）＋２（１−ｋ）Ｓ＋（１＋ｋ）S2 e1 ＝１−２１−ｋ／１＋ｋＳ＋S2／１＋２１−ｋ／１
＋ｋＳ＋S2e1…(7) この(7)式から明らかなように、分子、分母の項
をともに等しくし、 （ｍ＝２１−ｋ／１＋ｋ）とすることができ、係数ｋの 値を選定すれば、ｍの値をコントロールできる。
つまり、ｋ＝（２−ｍ／２＋ｍ）だから、（ｍ＝1.653
）を 得たいときは、（ｋ≒0.095）となり、（ｍ＝
1.706）を得たいときは、（ｋ≒0.079）となり、
分子、分母の２つを同時に補正することができ
る。第２図に示す本発明による遅延回路の入出力
間の位相差θは、 （θ＝2tan-1｜２１−ｋ／１＋ｋＳ／１＋S2｜）となる
。 第１図に示すように、フイードフオワード及び
フイードバツクが施されてない遅延回路（ｋ＝
０）の場合には、第３図において８ａで示すよう
な遅延時間Tdの周波数特性となる。これに対し
て本発明が適用された遅延回路の遅延時間Tdの
周波数特性は、第３図において８ｂで示すような
周波数特性となる。本発明では、遅延時間Tdの
値が小さくなるが、第３図から明らかなように高
域補償によつて所定の遅延時間が得られる周波数
の上限を高くすることができる。 上述の構成による本発明が適用された遅延回路
を第４図に示すように、９1〜９30の30段縦続接
続すると共に、各段からタツプ１０1〜１０30を
導出し、１段当りの遅延時間Tdを0.1〔μs〕とな
るように、各遅延回路の素子R1，R2，C1，C2の
値を設計し、各タツプ１０1〜１０30の遅延時間
の周波数特性１１1〜１１30をシユミレーシヨン
した結果を第５図に示す。比較のために、本発明
のようなポジテイブ・フイードフオワード及びネ
ガテイブ・フイードバツクを全く施してない第１
図の構成の場合に、同様にシユミレーシヨンして
求められた各タツプの遅延時間の周波数特性１２
１〜１２30を第６図に示す。 入力信号として映像信号を供給するものとする
と、その周波数帯域は、０〜4.5〔ＭHz〕であるか
ら、この帯域での周波数特性が問題となる。従来
の遅延回路によると、第６図から明かなように高
域側での遅延時間が小さくなるように、周波数特
性の劣下が著しく、出力側の遅延回路になるほ
ど、この劣下が相乗されることになる。これに対
して、本発明に依れば、（ｋ＝0.06）のときの周
波数特性（第５図Ａ）或は（ｋ＝0.09）のときの
周波数特性（第５図Ｂ）から理解されるように、
高域側で遅延時間が小さくなる程度を減少するこ
とができ、周波数特性を改善することができる。
本願発明者のシユミレーシヨンの結果によれば、
（ｋ＝0.08±0.04）の範囲で改善の効果が認めら
れる。ｋを余り小さくすると、補償の効果が少な
く、逆に大きくしすぎると、過補償となり、好ま
しくない。 以下、第７図を参照して本発明の一実施例につ
いて説明すると、この第７図の構成は、IC化さ
れており、遅延時間を決定するコンデンサ及び抵
抗の各素子の値が２つの遅延回路で等しい値Ｒ，
Ｃとされている。入力電圧e1が供給される入力端
子１３が差動アンプの一方のトランジスタ１４ａ
のベースに接続され、差動アンプのトランジスタ
１４ａ，１４ｂのコレクタ間にダイオード１５及
びPNP形トランジスタ１６からなるカレントミ
ラー回路が設けられる。トランジスタ１４ａ，１
４ｂのエミツタ共通接続点は、定電流源用の抵抗
ｒを介して接地される。このトランジスタ１４ｂ
及びトランジスタ１６のコレクタ接続点がトラン
ジスタ４及び１７のベースに接続される。トラン
ジスタ１７のコレクタが電源端子（＋Vcc）に接
続されると共に、そのエミツタが抵抗Ｒを介して
接地され、更にトランジスタ１４ｂのベースとト
ランジスタ１７のエミツタとが抵抗Ｒを介して接
続される。 このトランジスタ１４ｂのベースと出力端子２
１とが抵抗Rfを介して結合される。この抵抗Rf
を通じる信号路は、ポジテイブ・フイードフオワ
ードとネガテイブ・フイードバツクとの両者を兼
ねている。また、カレントミラー回路（ダイオー
ド１５及びトランジスタ１６）とトランジスタ１
７とは、トランジスタ１４ｂのベース電位をトラ
ンジスタ１４ａのベース電位（入力電圧e1）と等
しいものに保持するように作用する。したがつて
第８図Ａに部分的に示すように、フイードバツク
電流i1を図示の方向にとると、（i1＝e3−e1／Rf）と なるから e1＝（e3−e1／Rf）×Ｒ＋e6＝Ｒ／Ｒ＋Rfe3＋Rf／Ｒ
＋Rfe6 （Ｒ／Ｒ＋Rf＝ｋ）とおくと e1＝ke3＋（１−ｋ）e6 …(8) となり、トランジスタ１７のエミツタ抵抗Ｒを流
れる電流i2は、（i2＝e6／Ｒ）となる。 また、トランジスタ１７のベースとトランジス
タ４のベースとが互いに接続されており、トラン
ジスタ４の電圧利得が略々１となつているので、
このトランジスタ４のコレクタ及びエミツタの
夫々に逆相の信号電圧−e6，e6が現われる。この
トランジスタ４のコレクタ抵抗及びエミツタ抵抗
の夫夫を流れる電流i3は、（i3＝e6／Ｒ）となる。ト ランジスタ４のコレクタ及びエミツタの夫々がコ
ンデンサＣ及び抵抗Ｒを介して共通接続され、こ
の共通接続点がトランジスタ１８ａのベースに接
続される。トランジスタ１８ａ，１８ｂは、差動
アンプを構成し、エミツタ抵抗ｒを有すると共
に、互いのコレクタ間にダイオード１９及びトラ
ンジスタ２０からなるカレントミラー回路が挿入
される。そしてトランジスタ１８ｂ，２０のコレ
クタ共通接続点がトランジスタ５のベースに接続
されると共に、トランジスタ５のエミツタ及びト
ランジスタ１８ｂのベースが接続される。トラン
ジスタ５のコレクタ抵抗及びエミツタ抵抗は、等
しくＲとされ、トランジスタ５の電圧利得が略々
１とされている。カレントミラー回路（ダイオー
ド１９及びトランジスタ２０）とトランジスタ５
とによつてトランジスタ１８ｂのベース電位及び
トランジスタ５のエミツタ電位がトランジスタ１
８ａのベース電位e7と等しくされる。ここで、
（Ｓ＝jωCR）とすると e7＝１−Ｓ／１＋Ｓe6 …(9) の関係にある。トランジスタ５のコレクタ抵抗及
びエミツタ抵抗の夫々には、（i4＝e7／Ｒ）の電流が 流れ、また前述のようにコレクタ抵抗とトランジ
スタ５と抵抗Ｒと抵抗Rfとを通じる電流i1（＝
e3−e1／Rf）が流れる。ここで出力端子２１から見 たインピーダンスは、Ｒとなるから、この出力端
子２１から見た等価回路は、第８図Ｂに示すもの
となる。つまり i1＝１−Ｓ／１＋Ｓe7−e1／Ｒ＋Rf e3＝１−Ｓ／１＋Ｓe7−i1R であるから e3＝１−Ｓ／１＋Ｓ（１−Ｒ／Ｒ＋Rf）e7＋Ｒ／Ｒ＋Rf
e1 ＝１−Ｓ／１＋Ｓ（１−ｋ）e7＋ke1 …(10) となる。 入力電圧e1及び出力電圧e3の関係を求める。ま
ず、(9)式を(10)式に代入すると e3＝（１−Ｓ／１＋Ｓ）2e6（１−ｋ）＋ke1 …(11) (11)式に(8)式を代入すると e3＝（１−Ｓ／１＋Ｓ）2（e1−ke3）＋ke1 ∴（１＋Ｓ）2e3＋（１−Ｓ）2ke3 ＝（１−Ｓ）2e1＋（１＋Ｓ）2ke1 ∴e3１−２１−ｋ／１＋ｋＳ＋S2／１＋２１−ｋ／１＋
ｋＳ＋S2e1…(12) この(12)式は、前出の(7)式と同一であり、第７図
の構成において、抵抗Ｒ及びRfを選定すること
によつてｋを所望の値とすることができ、高域で
の遅延時間の補償をなしうる。例えば（Ｒ＝１
〔ｋΩ〕、Rf＝10〔ｋΩ〕）とすれば、（ｋ＝0.091）
とできる。また、上述実施例においては、入力電
圧e1及び出力電圧e3間での直流レベルの変動がな
い利点がある。 第９図は、本発明の他の実施例を示すもので、
フイードフオワード及びフイードバツクを入力側
の差動アンプを構成するトランジスタのエミツタ
に対して接続するようにしたものである。第９図
の例では、遅延要素を多段接続したときの初段及
び次段（その一部）の構成を示している。入力側
に設けられた差動アンプのトランジスタ１４ａ，
１４ｂのエミツタの夫々にトランジスタ２２ａ，
２２ｂ、抵抗r′で構成される定電流源が接続され
ると共に、エミツタ間に抵抗Ｒが挿入される。前
述実施例のトランジスタ１７は、設けられず、こ
の差動アンプにトランジスタ４からなる遅延回
路、トランジスタ１８ａ，１８ｂからなる差動ア
ンプ、トランジスタ５からなる遅延回路が順次接
続される。出力端子２１に対して同様の構成の遅
延要素が接続される。この次段の遅延要素のトラ
ンジスタ１４ｂのエミツタが初段のトランジスタ
１４ａのエミツタと抵抗Rfを介して結合される。
この抵抗Rfを含む信号路は、フイードフオワー
ド及びフイードバツクに兼用されている。 上述の本発明の他の実施例における入出力電圧
は、前述の一実施例と同様に(12)式で示されるもの
となり、遅延時間の高域補償を行うことができ
る。フイードフオワード及びフイードバツクの各
動作について簡単に説明する。一例として入力電
圧e1がΔe1上昇し、抵抗Rfを介して図示の方向に
対応する変化分として電流i5がトランジスタ１４
ｂのエミツタ側に流れたとすると、これがカレン
トミラー回路によつて２分された電流（i5／２）が 次段のトランジスタ１４ａ，１４ｂを流れること
になる。トランジスタ１４ａのエミツタ電位が固
定されていることによつてトランジスタ１４ｂの
エミツタ電位（そのベース電位）が（i5／２Ｒ）が 上昇する。このようにしてポジテイブ・フイード
フオワード動作が行われる。トランジスタ１４ｂ
のエミツタ側からみた入力インピーダンスは、
（Ｒ／２）となり、電流i5は、i5＝（Δe1／（Rf＋Ｒ／
２））とな る。 一方、初段の遅延素子のトランジスタ１４ａの
ベース電位及びエミツタ電位は、電流i5によつて
は変化しない。このことは、トランジスタ１４ａ
のエミツタ側からみた入力インピーダンスが０で
あることを意味する。カレントミラー回路によつ
て２分された電流（i5／２）がトランジスタ１４ａ， １４ｂを流れ、その結果、トランジスタ１４ｂの
エミツタ電位が（i5／２・Ｒ）だけ上昇し、同様に そのベース電位も上昇する。次段の遅延素子のト
ランジスタ１６ｂの電圧変化をΔe8とすると −i5＝Δe8／（Rf＋Ｒ／２） となり、ネガテイブ・フイードバツク動作が行わ
れる。かかる第９図の本発明の他の実施例におい
て、抵抗Rfを含む信号路を除外したときには、
トランジスタ１４ａ，１４ｂのベース、トランジ
スタ４のエミツタ電位が互いに等しくなる。この
ことは、トランジスタ４のエミツタのインピーダ
ンスが略略０であり、トランジスタ４のエミツタ
抵抗re（＝kT／qIE）の影響をなくすことができ、周 波数特性を一層改善することができる。 上述の説明から理解されるように、本発明に依
れば、IC遅延線と異なり、半導体化できる遅延
回路を実現することができる。また、電荷転送デ
バイスを用いた遅延回路と異なり、クロツクパル
スを必要とせず、タツプを設けることが容易で、
バイポーラトランジスタを用いた周辺回路と共
に、同一のICとして構成するのが容易であると
いう利点を本発明は有する。更に、遅延時間の周
波数特性を略々平担とすることができ、広帯域
で、多段接続に適した遅延回路を実現することが
できる。
ある。また、入出力間で生じる位相差θは、 θ＝2tan-1｜mS／１＋S2｜ となり、遅延要素３の遅延時間Td（＝θ/ω）の高
域における減小が著しくなる欠点がある。 本発明では、上述のRC形遅延要素の入出力間
にポジテイブ・フイードフオワード及びネガテイ
ブ・フイードバツクを施すことにより、ｍを２よ
り小として遅延時間の周波数特性の高域補償を図
るようにしたものである。 つまり、ポジテイブ・フイードフオワードによ
つて(2)式における分子の項を変更し、ネガテイ
ブ・フイードバツクによつて(2)式における分母の
項を変更するようにしたものである。第２図に示
すように(1)式で表わされる遅延要素３の入力側及
び出力側の夫々に合成器６及び７を設け、出力電
圧e3に係数ｋを乗じたものを合成器６にネガテイ
ブ・フイードバツクすると共に、入力電圧e1に係
数ｋを乗じたものを合成器７にポジテイブ・フイ
ードフオワードする。 合成器６の出力電圧をe4、遅延要素３の出力電
圧をe5とすると e4＝e1−ke3 …(3) e5＝（１−Ｓ／１＋Ｓ）2e4 …(4) e3＝e5＋ke1＝（１−Ｓ／１＋Ｓ）2e4＋ke1 …(5) (3)式及び(5)式から e3＝（１−Ｓ／１＋Ｓ）2（e1−ke3）＋ke1 ＝｛（１−Ｓ／１＋Ｓ）2＋ｋ｝e1−（１−Ｓ／１
＋Ｓ）2ke3…(6) (6)式から e3＝（１−Ｓ／１＋Ｓ）2＋ｋ／（１−Ｓ／１＋Ｓ）2k
＋１e1 ＝（１−Ｓ）2＋ｋ（１＋Ｓ）2／ｋ（１−Ｓ）2＋
（１＋Ｓ）2e1 ＝（１＋ｋ）−２（１−ｋ）Ｓ＋（１＋ｋ）S2／（
１＋ｋ）＋２（１−ｋ）Ｓ＋（１＋ｋ）S2 e1 ＝１−２１−ｋ／１＋ｋＳ＋S2／１＋２１−ｋ／１
＋ｋＳ＋S2e1…(7) この(7)式から明らかなように、分子、分母の項
をともに等しくし、 （ｍ＝２１−ｋ／１＋ｋ）とすることができ、係数ｋの 値を選定すれば、ｍの値をコントロールできる。
つまり、ｋ＝（２−ｍ／２＋ｍ）だから、（ｍ＝1.653
）を 得たいときは、（ｋ≒0.095）となり、（ｍ＝
1.706）を得たいときは、（ｋ≒0.079）となり、
分子、分母の２つを同時に補正することができ
る。第２図に示す本発明による遅延回路の入出力
間の位相差θは、 （θ＝2tan-1｜２１−ｋ／１＋ｋＳ／１＋S2｜）となる
。 第１図に示すように、フイードフオワード及び
フイードバツクが施されてない遅延回路（ｋ＝
０）の場合には、第３図において８ａで示すよう
な遅延時間Tdの周波数特性となる。これに対し
て本発明が適用された遅延回路の遅延時間Tdの
周波数特性は、第３図において８ｂで示すような
周波数特性となる。本発明では、遅延時間Tdの
値が小さくなるが、第３図から明らかなように高
域補償によつて所定の遅延時間が得られる周波数
の上限を高くすることができる。 上述の構成による本発明が適用された遅延回路
を第４図に示すように、９1〜９30の30段縦続接
続すると共に、各段からタツプ１０1〜１０30を
導出し、１段当りの遅延時間Tdを0.1〔μs〕とな
るように、各遅延回路の素子R1，R2，C1，C2の
値を設計し、各タツプ１０1〜１０30の遅延時間
の周波数特性１１1〜１１30をシユミレーシヨン
した結果を第５図に示す。比較のために、本発明
のようなポジテイブ・フイードフオワード及びネ
ガテイブ・フイードバツクを全く施してない第１
図の構成の場合に、同様にシユミレーシヨンして
求められた各タツプの遅延時間の周波数特性１２
１〜１２30を第６図に示す。 入力信号として映像信号を供給するものとする
と、その周波数帯域は、０〜4.5〔ＭHz〕であるか
ら、この帯域での周波数特性が問題となる。従来
の遅延回路によると、第６図から明かなように高
域側での遅延時間が小さくなるように、周波数特
性の劣下が著しく、出力側の遅延回路になるほ
ど、この劣下が相乗されることになる。これに対
して、本発明に依れば、（ｋ＝0.06）のときの周
波数特性（第５図Ａ）或は（ｋ＝0.09）のときの
周波数特性（第５図Ｂ）から理解されるように、
高域側で遅延時間が小さくなる程度を減少するこ
とができ、周波数特性を改善することができる。
本願発明者のシユミレーシヨンの結果によれば、
（ｋ＝0.08±0.04）の範囲で改善の効果が認めら
れる。ｋを余り小さくすると、補償の効果が少な
く、逆に大きくしすぎると、過補償となり、好ま
しくない。 以下、第７図を参照して本発明の一実施例につ
いて説明すると、この第７図の構成は、IC化さ
れており、遅延時間を決定するコンデンサ及び抵
抗の各素子の値が２つの遅延回路で等しい値Ｒ，
Ｃとされている。入力電圧e1が供給される入力端
子１３が差動アンプの一方のトランジスタ１４ａ
のベースに接続され、差動アンプのトランジスタ
１４ａ，１４ｂのコレクタ間にダイオード１５及
びPNP形トランジスタ１６からなるカレントミ
ラー回路が設けられる。トランジスタ１４ａ，１
４ｂのエミツタ共通接続点は、定電流源用の抵抗
ｒを介して接地される。このトランジスタ１４ｂ
及びトランジスタ１６のコレクタ接続点がトラン
ジスタ４及び１７のベースに接続される。トラン
ジスタ１７のコレクタが電源端子（＋Vcc）に接
続されると共に、そのエミツタが抵抗Ｒを介して
接地され、更にトランジスタ１４ｂのベースとト
ランジスタ１７のエミツタとが抵抗Ｒを介して接
続される。 このトランジスタ１４ｂのベースと出力端子２
１とが抵抗Rfを介して結合される。この抵抗Rf
を通じる信号路は、ポジテイブ・フイードフオワ
ードとネガテイブ・フイードバツクとの両者を兼
ねている。また、カレントミラー回路（ダイオー
ド１５及びトランジスタ１６）とトランジスタ１
７とは、トランジスタ１４ｂのベース電位をトラ
ンジスタ１４ａのベース電位（入力電圧e1）と等
しいものに保持するように作用する。したがつて
第８図Ａに部分的に示すように、フイードバツク
電流i1を図示の方向にとると、（i1＝e3−e1／Rf）と なるから e1＝（e3−e1／Rf）×Ｒ＋e6＝Ｒ／Ｒ＋Rfe3＋Rf／Ｒ
＋Rfe6 （Ｒ／Ｒ＋Rf＝ｋ）とおくと e1＝ke3＋（１−ｋ）e6 …(8) となり、トランジスタ１７のエミツタ抵抗Ｒを流
れる電流i2は、（i2＝e6／Ｒ）となる。 また、トランジスタ１７のベースとトランジス
タ４のベースとが互いに接続されており、トラン
ジスタ４の電圧利得が略々１となつているので、
このトランジスタ４のコレクタ及びエミツタの
夫々に逆相の信号電圧−e6，e6が現われる。この
トランジスタ４のコレクタ抵抗及びエミツタ抵抗
の夫夫を流れる電流i3は、（i3＝e6／Ｒ）となる。ト ランジスタ４のコレクタ及びエミツタの夫々がコ
ンデンサＣ及び抵抗Ｒを介して共通接続され、こ
の共通接続点がトランジスタ１８ａのベースに接
続される。トランジスタ１８ａ，１８ｂは、差動
アンプを構成し、エミツタ抵抗ｒを有すると共
に、互いのコレクタ間にダイオード１９及びトラ
ンジスタ２０からなるカレントミラー回路が挿入
される。そしてトランジスタ１８ｂ，２０のコレ
クタ共通接続点がトランジスタ５のベースに接続
されると共に、トランジスタ５のエミツタ及びト
ランジスタ１８ｂのベースが接続される。トラン
ジスタ５のコレクタ抵抗及びエミツタ抵抗は、等
しくＲとされ、トランジスタ５の電圧利得が略々
１とされている。カレントミラー回路（ダイオー
ド１９及びトランジスタ２０）とトランジスタ５
とによつてトランジスタ１８ｂのベース電位及び
トランジスタ５のエミツタ電位がトランジスタ１
８ａのベース電位e7と等しくされる。ここで、
（Ｓ＝jωCR）とすると e7＝１−Ｓ／１＋Ｓe6 …(9) の関係にある。トランジスタ５のコレクタ抵抗及
びエミツタ抵抗の夫々には、（i4＝e7／Ｒ）の電流が 流れ、また前述のようにコレクタ抵抗とトランジ
スタ５と抵抗Ｒと抵抗Rfとを通じる電流i1（＝
e3−e1／Rf）が流れる。ここで出力端子２１から見 たインピーダンスは、Ｒとなるから、この出力端
子２１から見た等価回路は、第８図Ｂに示すもの
となる。つまり i1＝１−Ｓ／１＋Ｓe7−e1／Ｒ＋Rf e3＝１−Ｓ／１＋Ｓe7−i1R であるから e3＝１−Ｓ／１＋Ｓ（１−Ｒ／Ｒ＋Rf）e7＋Ｒ／Ｒ＋Rf
e1 ＝１−Ｓ／１＋Ｓ（１−ｋ）e7＋ke1 …(10) となる。 入力電圧e1及び出力電圧e3の関係を求める。ま
ず、(9)式を(10)式に代入すると e3＝（１−Ｓ／１＋Ｓ）2e6（１−ｋ）＋ke1 …(11) (11)式に(8)式を代入すると e3＝（１−Ｓ／１＋Ｓ）2（e1−ke3）＋ke1 ∴（１＋Ｓ）2e3＋（１−Ｓ）2ke3 ＝（１−Ｓ）2e1＋（１＋Ｓ）2ke1 ∴e3１−２１−ｋ／１＋ｋＳ＋S2／１＋２１−ｋ／１＋
ｋＳ＋S2e1…(12) この(12)式は、前出の(7)式と同一であり、第７図
の構成において、抵抗Ｒ及びRfを選定すること
によつてｋを所望の値とすることができ、高域で
の遅延時間の補償をなしうる。例えば（Ｒ＝１
〔ｋΩ〕、Rf＝10〔ｋΩ〕）とすれば、（ｋ＝0.091）
とできる。また、上述実施例においては、入力電
圧e1及び出力電圧e3間での直流レベルの変動がな
い利点がある。 第９図は、本発明の他の実施例を示すもので、
フイードフオワード及びフイードバツクを入力側
の差動アンプを構成するトランジスタのエミツタ
に対して接続するようにしたものである。第９図
の例では、遅延要素を多段接続したときの初段及
び次段（その一部）の構成を示している。入力側
に設けられた差動アンプのトランジスタ１４ａ，
１４ｂのエミツタの夫々にトランジスタ２２ａ，
２２ｂ、抵抗r′で構成される定電流源が接続され
ると共に、エミツタ間に抵抗Ｒが挿入される。前
述実施例のトランジスタ１７は、設けられず、こ
の差動アンプにトランジスタ４からなる遅延回
路、トランジスタ１８ａ，１８ｂからなる差動ア
ンプ、トランジスタ５からなる遅延回路が順次接
続される。出力端子２１に対して同様の構成の遅
延要素が接続される。この次段の遅延要素のトラ
ンジスタ１４ｂのエミツタが初段のトランジスタ
１４ａのエミツタと抵抗Rfを介して結合される。
この抵抗Rfを含む信号路は、フイードフオワー
ド及びフイードバツクに兼用されている。 上述の本発明の他の実施例における入出力電圧
は、前述の一実施例と同様に(12)式で示されるもの
となり、遅延時間の高域補償を行うことができ
る。フイードフオワード及びフイードバツクの各
動作について簡単に説明する。一例として入力電
圧e1がΔe1上昇し、抵抗Rfを介して図示の方向に
対応する変化分として電流i5がトランジスタ１４
ｂのエミツタ側に流れたとすると、これがカレン
トミラー回路によつて２分された電流（i5／２）が 次段のトランジスタ１４ａ，１４ｂを流れること
になる。トランジスタ１４ａのエミツタ電位が固
定されていることによつてトランジスタ１４ｂの
エミツタ電位（そのベース電位）が（i5／２Ｒ）が 上昇する。このようにしてポジテイブ・フイード
フオワード動作が行われる。トランジスタ１４ｂ
のエミツタ側からみた入力インピーダンスは、
（Ｒ／２）となり、電流i5は、i5＝（Δe1／（Rf＋Ｒ／
２））とな る。 一方、初段の遅延素子のトランジスタ１４ａの
ベース電位及びエミツタ電位は、電流i5によつて
は変化しない。このことは、トランジスタ１４ａ
のエミツタ側からみた入力インピーダンスが０で
あることを意味する。カレントミラー回路によつ
て２分された電流（i5／２）がトランジスタ１４ａ， １４ｂを流れ、その結果、トランジスタ１４ｂの
エミツタ電位が（i5／２・Ｒ）だけ上昇し、同様に そのベース電位も上昇する。次段の遅延素子のト
ランジスタ１６ｂの電圧変化をΔe8とすると −i5＝Δe8／（Rf＋Ｒ／２） となり、ネガテイブ・フイードバツク動作が行わ
れる。かかる第９図の本発明の他の実施例におい
て、抵抗Rfを含む信号路を除外したときには、
トランジスタ１４ａ，１４ｂのベース、トランジ
スタ４のエミツタ電位が互いに等しくなる。この
ことは、トランジスタ４のエミツタのインピーダ
ンスが略略０であり、トランジスタ４のエミツタ
抵抗re（＝kT／qIE）の影響をなくすことができ、周 波数特性を一層改善することができる。 上述の説明から理解されるように、本発明に依
れば、IC遅延線と異なり、半導体化できる遅延
回路を実現することができる。また、電荷転送デ
バイスを用いた遅延回路と異なり、クロツクパル
スを必要とせず、タツプを設けることが容易で、
バイポーラトランジスタを用いた周辺回路と共
に、同一のICとして構成するのが容易であると
いう利点を本発明は有する。更に、遅延時間の周
波数特性を略々平担とすることができ、広帯域
で、多段接続に適した遅延回路を実現することが
できる。
第１図及び第２図は本発明の説明に用いる構成
図、第３図は本発明による遅延回路の周波数特性
を示す図、第４図、第５図及び第６図は多段接続
された遅延回路のブロツク図及びその場合の各タ
ツプに得られる遅延時間の周波数特性を示す図、
第７図及び第８図は本発明の一実施例の接続図及
びその一部の等価回路図、第９図は本発明の他の
実施例の接続図である。 ３は遅延要素、６，７は合成器、１３は入力端
子、２１は出力端子である。
図、第３図は本発明による遅延回路の周波数特性
を示す図、第４図、第５図及び第６図は多段接続
された遅延回路のブロツク図及びその場合の各タ
ツプに得られる遅延時間の周波数特性を示す図、
第７図及び第８図は本発明の一実施例の接続図及
びその一部の等価回路図、第９図は本発明の他の
実施例の接続図である。 ３は遅延要素、６，７は合成器、１３は入力端
子、２１は出力端子である。
Claims (1)
- １ 逆相の信号をコンデンサ及び抵抗の夫々を介
して加算する遅延回路を２段縦続接続することに
より２次系の遅延要素を構成し、この遅延要素の
入出力間にポジテイブ・フイードフオワードを施
すと共に、ネガテイブ・フイードバツクを施し、
上記遅延要素の遅延時間の周波数特性が略々平担
となるように上記フオードフオワード量とフイー
ドバツク量とを選定するようにした遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132880A JPS56137723A (en) | 1980-03-31 | 1980-03-31 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132880A JPS56137723A (en) | 1980-03-31 | 1980-03-31 | Delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56137723A JPS56137723A (en) | 1981-10-27 |
| JPS6327892B2 true JPS6327892B2 (ja) | 1988-06-06 |
Family
ID=12605444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132880A Granted JPS56137723A (en) | 1980-03-31 | 1980-03-31 | Delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56137723A (ja) |
-
1980
- 1980-03-31 JP JP4132880A patent/JPS56137723A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56137723A (en) | 1981-10-27 |
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