JPS63279323A - 中央処理装置のアドレス指定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はコンピュータの中央処理装置（以下ＣＰＵと称
する）のアドレス指定方式に関する。

従来の技術 ］ンピュータは基本的にＣＰＵと、ＣＰＵのプログラム
やデータを格納するためのメモリと、キーボードやディ
スプレイ等の入出力装置から構成されている。メモリは
所定の記憶量、例えば８ビツトの記憶量を有する単位メ
モリにより構成され、該単位メモリは各々固有のアドレ
スにより指定されている。そして、プログラムカウンタ
が示す単位メモリから、命令を一つずつ順番に取り込ん
で、その命令に応じてデータの入出力や演算などの動作
を行う。そして、プログラムカウンタは命令の実行に伴
って逐次変化する。

ＣＰＵの命令は一般にＣＰＵの動作の種類及び後述する
アドレス指定方式を示すオペレーションコードと、演算
値又はメモリや入出力装置のアドレスを示すオペランド
からなっており、これらオペレーションコードとオペラ
ンドが連続した単位メモリに順番に格納されている。

ＣＰＵとメモリ及びＣＰＵと入出力装置は、アドレスバ
スとデータバスそして制御ラインを介して接続されてい
る。アドレスバスはＣＰＵがメモリ内あ単位メモリ又は
入出力装置のアドレスを選択するためのものであり、Ｃ
ＰＵがアドレスバスにアドレスを出力すると、アドレス
に対応した単位メモリ又は入出力装置とＣＰＵとの間で
データ転送が可能となる。制御ラインはアドレスに対応
７　　する単位メモリ又は入出力装置に対して、ＣＰＵ
からデータを出力すること（以下、出力動作と称する）
又はＣＰＵヘデータを入力すること（以下、入力動作と
称する）を示す“Ｈ”、”Ｌ”のリードライト信号を伝
えるためのものであり、アドレスで選択された単位メモ
リ又は入出力装置だけがリードライト信号に応答して、
データの受は渡しが可能となる。

データバスはアドレスで選択された単位メモリ又は入出
力装置とＣＰＵ０間でデータを伝えるものである。

命令には、メモリ又は入出力装置からアキュムレータへ
データを取り込んだり、演算の途中で単位メモリ又は、
入出力装置のデータを参照する等の入力動作を伴う命令
と、アキュムレータから単位メモリ又は入出力装置へデ
ータを出力する等の出力動作を伴う命令がある。その場
合のアドレス指定方式には以下に示す種類がある。

（１）絶対アドレス指定方式：オペランドは指定するア
ドレスを表していてオペランドの値が直接アドレスバス
に出力され、単位メモリ又は入出力装置がアクセスされ
る。

（２）相対アドレス指定方式：オペランドは指定するア
ドレスとプログラムカウンタの相対距離を表していて、
プログラムカウンタの値にオペランドの値を加算又は減
算した値がアドレスとしてアドレスバスに出力される。

（３）インデックスアドレス指定方式ニアドレスを示す
値を記憶するインデックスレジスタを参照し、インデッ
クスレジスタの値にオペランドの値を加算又は減算した
値がアドレスとしてアドレスバスに出力される。尚、こ
の場合はインデックスレジスタに前もってアドレス値を
格納しておく必要がある。

発明が解決しようとする問題点 ＣＰＵのプログラムでは、メモリ又は入出力装置のある
アドレスから入力動作によってデータを取り込み、演算
等の処理を行った後、再び取り出したアドレスへ出力動
作によってデータを格納することがよく行われる。

この際、従来のアドレス指定方法では取り込みと格納の
それぞれに対してアドレス指定のためのオペランドを必
要とするため、プログラムのサイズが大きくなりメモリ
の使用に制約を受ける。

また、ＣＰＵ０中には、オペランドを必要とせずに、イ
ンデックスレジスタの値のみを使用してアドレスを指定
するものがある。この場合はデータの取り込みと格納用
にオペランドを設けなくてもよいが、前もってインデッ
クスレジスタにアドレスを格納せねばならず、そのため
のプログラムが必要となるため、やはりプログラムのサ
イズが大きくなりメモリの使用に制約を受ける。

本発明はこのような問題点を解決するものである。

問題点を解決するための手段 本発明は、上記問題点を解決するために、所定のプログ
ラムに従って処理を実行し、指定アドレスに対してデー
タの入出力処理を行う中央処理装置において、アドレス
を記憶するアドレスレジスタを設け、最新の特定命令で
指定されたアドレスを該アドレスレジスタに記憶させ、
他の特定の出力命令に対し該アドレスレジスタに記憶さ
れたアドレスをアクセスすることを特徴とするものであ
る。

作　　用 特定命令が実行されると、その特定命令に伴って指定さ
れたアドレスがアドレスレジスタに記憶され、その後、
特定の出力命令が実行されると、アドレスレジスタに記
憶されたアドレスへデータが出力される。

従って出力命令をオペランドなしで実行できるためプロ
グラムサイズを小さくできる。

発明の実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の実施例を示すブロック図である。ＣＰ
ＵＩは制御部ＩＩ・、演算部１２、レジスタ部１３、デ
ータバス制御部１４、アドレスバス制御部１５からなり
、データバス３、アドレスバス４及び、制’＋′Ｂライ
ン５を介して、メモリ２と接続される。

メモリ２は単位メモリごとにアドレスが割当てられてお
り、アドレスバス４を介して、アドレスが入力されると
、そのアドレスに対応した単位メモリの格納データが受
は渡し可能となる。一方、制御ライン５を介して入力さ
れるリードライト信号に応じて、単位メモリに格納して
いるデータを、データバス３を介してＣＰＵＩへ出力す
る、又はＣＰＵＩからデータバス３を介して入力される
データを単位メモリに格納するといったアクセス動作を
行う。　尚、メモリ２には、ＣＰＵの動作プログラム及
びデータが格納されている。

制御部１１は、プログラムカウンタ１１２が示す単位メ
モリからオペレーションコードを命令レジスタ１１１に
取り込んだ後、プログラムカウンタ１１２の値に１を加
算し、そのオペレージロンコードがどのような命令であ
り、どのようなアドレス指定方式であるかを命令解読器
１１３によって解読して、その命令及びアドレス指定方
式に応じた動作をするようにゲート・タイミング制御部
１１４からゲート制御信号が各部へ送られ、そのゲート
制御信号によってＣＰＵＩの各部及びメモリ２は制御さ
れる。

演算部１２は、演算用のレジスタであるアキュムレータ
１３１の値と、メモリ２内の所定の単位メモリに格納さ
れているデータに対して、ゲート・タイミング制御部１
１４からの制御に応じた演算を実行し、その結果をアキ
ュムレータ１３１に格納する。

、アキュムレータ１３１は演算用のレジスタであり、制
御部１１からの制御により演算部１２による演算結果や
、所定のアドレスに格納されているデータを格納する。

フラグレジスタ１３２は、演算部１２による演算結果の
特定の状態（例えば、結果がＯである等）に応じて変化
するものである。

また、インデックスレジスタ１３３は、インデックスア
ドレス指定方式でアドレスを指定する場合にアドレスを
示すために使用されるレジスタであり、アドレスバス４
と同じ大きさく例えば、１６ビツト）である。

アドレスバス制御部１５は、ＣＰＵＩがアドレスバス４
を介してメモリ２ヘアドレスを示す信号を出力するため
のインターフェイスである。

命令レジスタ１１１に取り込んだオペレージジンコード
がアドレスの指定を伴っている場合、補助演算部１５３
．補助演算レジスタ１５４はゲートタイミング制御部１
１４の制御によって、アドレス指定方式をもとにオペラ
ンド、プログラムカウンタ１１２、インデックスレジス
タ１３３の値を参照して、アドレスを演算してメモリポ
インタ１５１にセットし、その値をアドレスバス４に出
力する。

データバス制御部１４はゲート・タイミング制御部１１
４からの制御に応じて、データバス３を介してアドレス
バス制御部１５によって指定される単位メモリのデータ
をＣＰＵＩに入力する、又は、ＣＰＵＩからデータバス
を介して単位メモリへデータを出力するためのインター
フェイスである。

特定命令が実行された時、メモリポインタ１５１の値は
ゲート１５５を介してアドレスレジスタ１５２に格納さ
れ、一方、他の特定の出力命令が実行されると、アドレ
スレジスタ１５２の値はゲート１５６を介してメモリポ
インタ１５１へ転送される。

本実施例における特定命令である“ＬＤ　　Ａ。

Ｍ＋　　”を次のように定着する。

ＬＤＡ、Ｍ、：オペランドＭ、から前述の所定のアドレ
ス指定方式に従って求 めたアドレスＭをメモリポイン タ１５１にセットすると共にアド レスレジスタ１５２にも格納し、 アドレスＭが示す単位メモリか らアキュムレータ１３１にデータ を取り込む。

一般的な“ＬＤ　　Ａ、Ｍ、”の定義は、′オペランド
Ｍ１から求めたアドレスＭが示す単位メモリからアキュ
ムレータ１３１にデータを取り込む”ことであるが、本
実施例ではこれにアドレスＭをアドレスレジスタ１５２
に格納するという機能を付加したものである。

尚、特定命令を一般的に使用されている“ＬＤＡ、Ｍ、
　　”とせず新たに作成した命令としてもよい。

第２図に“ＬＤＡ、Ｍ＋　　”を実行する時のＣＰＵＩ
の動作を示す。

プログラムカウンタ１１２が示すアドレスからオペレー
ションコードを命令レジスタ１１１に取り込んで、その
命令が“ＬＤ　　Ａ”命令であると判断すると、それに
続いたオペランドＭ、を取り込んで、オペレーションコ
ードから判断したアドレス指定方式と、オペランドＭ１
をもとに補助演算部１５３、補助演算レジスタ１５４に
よって実際のアドレスＭを求め、ステップＳ１からステ
ップｓｚへ移る。

ステップＳＺでは、メモリポインタ１５１にアドレスＭ
を格納して、ステップＳ３へ移り、メモリポインタ１５
１の値を保持するためにゲート１５５を開いてその値を
アドレスレジスタ１５２へ格納しステップＳ４へ移る。

ステップＳ４ではメモリポインタ１５１の値をアドレス
バス４へ出力することで、アドレスＭが示す単位メモリ
をデータバス３に接続し、制御ライン５を介して、デー
タをｃｐｕｉに出力することをメモリ２へ要求して（ス
テップＳ５）、データバス３を介して、アドレスＭに対
応する単位メモリからデータを取り込んでアキュムレー
タ１３１へ格納する（ステップ５６）。

また、ＣＰＵＩは一般的な出力命令（オペランドを有す
る）とは別に新たに作成した特定の出力命令を実行する
ことでアドレスレジスタが示すアドレスへデータを出力
する。

本実施例では所定の出力命令を“５ＴＡＲ”とし、これ
を次のように定義する。

５ＴＡＲニアドレスレジスタ１５２が示す単位メモリを
メモリポインタ１５１にセットし、その単位メモリへア
キュムレータ１３１の値を格納する。

第３図はＣＰＵＩが“５ＴＡＲ”命令を実行する時の動
作を示すフローチャートである。プログラムカウンタ１
１２が示すアドレスからオペレーションコードを命令レ
ジスタ１１１に取り込んで、その命令が５ＴＡＲ”命令
であると判断すると、ステップｒ、からステップｒ２へ
移る。

ステップｒ２ではゲート１５６を開いてアドレスレジス
タ１５２に格納されているデータ、即ち“ＬＤＡ、Ｍ＋
　　”命令を実行した際にアドレスレジスタ１５２へ格
納したアドレスＭをメモリポインタ１５１に転送して、
アドレスバス４にメモリポインタ１５１　の値を出力す
ることでアドレスレジスタ１５２に格納されていたアド
レスに対応する単位メモリをデータバスに接続しくステ
ップｒ３）、ステップｒ４へ移る。

ステップｒ４では、制御ライン５を介してＣＰＵ１から
出力するデータを格納する準備をすることをメモリ２へ
要求して、データバスを介してアキュムレータ１３１の
値をアドレスレジスタの値に対応するメモリーブロック
へ転送しくステップｒｓ）、ステップｒ６へ移る。

このようにすれば、ある単位メモリからアキュムレータ
１３１ヘデータを取り込んで、演算処理を行った後、も
との単位メモリに演算結果を格納する場合、格納時にオ
ペランドが必要なく、プログラムサイズを小さくできる
。

尚、本実施例では“ＬＤＡ、Ｍ、　　”のような特定の
入力命令の実行によってアドレスレジスタ１５２の値を
セ・ツトしたが、メモリ２からデータを取り込む全ての
命令の実行に対してその時のアドレスをアドレスレジス
タ１５２に格納するようにしてもよい。

このようにすれば、最後にデータを取り込んだ単位メモ
リに対してデータを出力する場合にプログラムサイズを
小さくすることができる。

さらにアドレスレジスタを複数設け、各アドレスレジス
タに対応した入力命令及び出力命令を定義しておくよう
にしてもよい。

発明の効果 以上、詳細に説明したように本発明によれば、特定命令
の実行によって自動的にアドレスレジスタにアドレスを
格納し、データを処理した後に同じ単位メモリに格納す
る場合は、アドレスレジスタに記憶されたアドレスが示
す単位メモリへデータを出力する特定の出力命令（オペ
ランドを必要としない）を使用できるのでプログラムサ
イズを小さくすることができ、メモリを有効に使用でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＣＰＵのブロック図で
あり、第２図は特定命令の実行におけるＣＰＵの動作を
示すフローチャートであり、第３図は特定の出力命令に
おけるＣＰＵの動作を示すフローチャートである。 図中、１　：　ＣＰＵ、１１：制御部、１２：演算部、
１３：レジスタ部、１４：データパス制御部、１５ニア
ドレスバス制御部、２：メモリ、３：データパス、４ニ
アドレスバス、５：制御ライン、１５１：メモリポイン
タ、１５２ニアドレスレジスタ。

Claims (1)

【特許請求の範囲】
1. 所定のプログラムに従って処理を実行し、指定アドレス
   に対してデータの入出力処理を行う中央処理装置におい
   て、アドレスを記憶するアドレスレジスタを設け、最新
   の特定命令で指定されたアドレスを該アドレスレジスタ
   に記憶させ、他の特定の出力命令に対し該アドレスレジ
   スタに記憶されたアドレスをアクセスすることを特徴と
   する中央処理装置のアドレス指定方式。