JPS63280330A - 浮動小数点加減算装置 - Google Patents
浮動小数点加減算装置Info
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- JPS63280330A JPS63280330A JP62116354A JP11635487A JPS63280330A JP S63280330 A JPS63280330 A JP S63280330A JP 62116354 A JP62116354 A JP 62116354A JP 11635487 A JP11635487 A JP 11635487A JP S63280330 A JPS63280330 A JP S63280330A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は浮動小数点加減算装置に係り、特に拡張精度加
減算命令を高速に実行する浮プＪ小数点加減算装置に関
する。 〔従来の技術〕 従来、最大Ｎバイトの加減算を実行できる桁上伝播加算
器を用いて、ＭＮバイト（以下、Ｍを２として説明する
）の浮動小数点データの加減算を実行する場合、次の如
き順序によっていた。まず、２Ｎバイトの桁合せを行う
。その後、下位Ｎバイトより桁上伝播加算器へデータを
入力し、下位Ｎバイ１−より上位Ｎバイトへの桁上りと
下位加算結果を求める。次に上位Ｎバイトのデータを桁
上伝播加算器に入力し、下位Ｎバイトからの桁上げがあ
れば最下位ビットに′“１”°を加算し、上位加算結果
を求める。実質減算の場合は、上記第１回目加算により
最上位からの桁上げを求め、求めた桁上げを２回目下位
加算時の初期桁上げとし、その後上位加算を行う。 なお、この種の装置に関連するものには２例えば特開昭
５９−４３４４１号公報、特開昭６０−１８６９３２号
公報が挙げられる。 〔発明が解決しようとする問題点〕 上記従来技術では、上位Ｎバイト、下位Ｎバイトのオペ
ランドが準備され、桁合せをした後、桁上伝播加算器で
の加減算が始まるため、高速に拡張精度加減算を行う必
要がある場合、加減算始開が遅いという問題点がある。 また、上記従来技術では、実質減算において、２Ｎバイ
ト演算を２回行っている。これは、最」−位からの桁上
げが不明であるためであり、実質減算でのＮバイト演算
回数は４回となり、実質加算でのＮバイト演算回数２回
と比べ多く、また実質減算ケースの処理速度が遅いとい
う問題点がある。 本発明の目的は、上記従来技術の問題点を除去し、拡張
精度加減算命令における実質演算開始の早期化、実質減
算の高速化を可能にする浮動小数点加減算装置を提供す
ることにある。 〔問題点を解決するための手段〕 上記目的は、初期桁上げ“０″仮定のＮバイト桁上伝播
加算器、初期桁上げ１１１ Ｉ＋仮定のＮバイ８桁」二
伝播加算器、該２つの桁上伝播加算器の出力を保持する
記、憶回路、及び桁上伝播加算器の人力データのＮバイ
トの桁上発生条件と桁上伝播条件を作成する回路とその
記憶回路を用意して、上位Ｎバイトより加減算を開始し
、上位Ｎバイト加減算時、加減算結果と桁上げに関する
情報を記憶し、下位Ｎバイト加減算時、上位及び下位の
前記桁上げに関する情報により、上位及び下位の桁上伝
播加算器の出力を選択することにより達成される。 〔作 用〕 二へでは１桁上発生条件、桁上伝播条件は、説明の簡略
化のためＮバイトについての桁上発生条件１桁上伝播条
件とするが、Ｎバイ１−をいくつかのグループに分け、
各グループでの桁上発生条件、桁上伝播条件を求めても
同様である。 拡張精度加減算命令実行時、まず、指数部が小なるデー
タを決定し、指数の差より桁合せ量を求め、指数部が小
なるデータの仮数部を、指数部が一致するまで右にシフ
トする。実質加算か実質減算かは命令コードとデータの
符号により決定する。 上記桁合せにより、加算器入力の１−位データが判明し
ており、下位Ｎバイトが判明する前に、Ｎバイト
減算命令を高速に実行する浮プＪ小数点加減算装置に関
する。 〔従来の技術〕 従来、最大Ｎバイトの加減算を実行できる桁上伝播加算
器を用いて、ＭＮバイト（以下、Ｍを２として説明する
）の浮動小数点データの加減算を実行する場合、次の如
き順序によっていた。まず、２Ｎバイトの桁合せを行う
。その後、下位Ｎバイトより桁上伝播加算器へデータを
入力し、下位Ｎバイ１−より上位Ｎバイトへの桁上りと
下位加算結果を求める。次に上位Ｎバイトのデータを桁
上伝播加算器に入力し、下位Ｎバイトからの桁上げがあ
れば最下位ビットに′“１”°を加算し、上位加算結果
を求める。実質減算の場合は、上記第１回目加算により
最上位からの桁上げを求め、求めた桁上げを２回目下位
加算時の初期桁上げとし、その後上位加算を行う。 なお、この種の装置に関連するものには２例えば特開昭
５９−４３４４１号公報、特開昭６０−１８６９３２号
公報が挙げられる。 〔発明が解決しようとする問題点〕 上記従来技術では、上位Ｎバイト、下位Ｎバイトのオペ
ランドが準備され、桁合せをした後、桁上伝播加算器で
の加減算が始まるため、高速に拡張精度加減算を行う必
要がある場合、加減算始開が遅いという問題点がある。 また、上記従来技術では、実質減算において、２Ｎバイ
ト演算を２回行っている。これは、最」−位からの桁上
げが不明であるためであり、実質減算でのＮバイト演算
回数は４回となり、実質加算でのＮバイト演算回数２回
と比べ多く、また実質減算ケースの処理速度が遅いとい
う問題点がある。 本発明の目的は、上記従来技術の問題点を除去し、拡張
精度加減算命令における実質演算開始の早期化、実質減
算の高速化を可能にする浮動小数点加減算装置を提供す
ることにある。 〔問題点を解決するための手段〕 上記目的は、初期桁上げ“０″仮定のＮバイト桁上伝播
加算器、初期桁上げ１１１ Ｉ＋仮定のＮバイ８桁」二
伝播加算器、該２つの桁上伝播加算器の出力を保持する
記、憶回路、及び桁上伝播加算器の人力データのＮバイ
トの桁上発生条件と桁上伝播条件を作成する回路とその
記憶回路を用意して、上位Ｎバイトより加減算を開始し
、上位Ｎバイト加減算時、加減算結果と桁上げに関する
情報を記憶し、下位Ｎバイト加減算時、上位及び下位の
前記桁上げに関する情報により、上位及び下位の桁上伝
播加算器の出力を選択することにより達成される。 〔作 用〕 二へでは１桁上発生条件、桁上伝播条件は、説明の簡略
化のためＮバイトについての桁上発生条件１桁上伝播条
件とするが、Ｎバイ１−をいくつかのグループに分け、
各グループでの桁上発生条件、桁上伝播条件を求めても
同様である。 拡張精度加減算命令実行時、まず、指数部が小なるデー
タを決定し、指数の差より桁合せ量を求め、指数部が小
なるデータの仮数部を、指数部が一致するまで右にシフ
トする。実質加算か実質減算かは命令コードとデータの
符号により決定する。 上記桁合せにより、加算器入力の１−位データが判明し
ており、下位Ｎバイトが判明する前に、Ｎバイト
【１１
の２つの桁上伝播加算器へ、下位からの桁上りをＯと１
に各々仮定して入力し、各々加算結果を求め、記憶回路
に記憶する。なお、実質減算の場合は、指数部が大なる
データについて１の補数をとって加算器へ入力する。こ
の加算動作と並行して、上位Ｎバイトの加算器入力デー
タより、上位Ｎバイト内で、最上位ビットから出力され
る桁上発生条件、及び下位Ｎバイト演算で上位Ｎバイト
演算への桁上りがあった場合に上位Ｎバイ１〜加算デー
タを伝播し、最上位ビットから桁上りが出力される桁上
伝播条件を求め、記憶回路に記憶する。 次に、１１１１様にして下位Ｎバイト加算器入力データ
を、上位Ｎバイト、下位Ｎバイトから求め、２つの桁上
伝播加算器へ、最下位ビットへの初期桁上げをＯと１に
仮定して入力し、各々加算結果を＊める。同時に上位Ｎ
バイトと同様に、下位Ｎバイトの桁上発生条件と桁上伝
播条件を求める。そして、実質加算・実質減算信号及び
上位／下位Ｎバイトの桁上発生条件と桁上伝播条件によ
り、１回目（上位桁）及び２回目の加減算結果として、
それぞれ桁上りをｌ（Ｉ １１と仮定した加算結果ある
いはＩＩ ＯＩＩと仮定した加算結果のいずれかを選択
する。 次に、以上により求めた加算結果より、ポストシフトカ
ウント数を求め、ボストノーマライズを行って上位、下
位の順に演算結果を出力する。 〔実施例〕 以下、本発明の一実施例について図面により説明する。 第１図は本発明による浮動小数点加減算装置の一実施例
のブロック図を示す。便宜上、以下の説明ではＭ＝２．
Ｎ＝８とし、８バイトについての桁上発生条件、桁上伝
播条件とする。第２図（イ）に拡張精度加減算命令のデ
ータフォーマット（Ｍ＝２．Ｎ＝８）を示し、同図（ロ
）にその場合の本発明による加減算の順序を示す。 さて、第１図において、１０と１１は、仮数部の入力レ
ジスタ、１２と１３は指数部の入力レジスタ、１４は命
令コードが設定されるレジスタである。拡張精度加減算
命命開始時点で、レジスタ１０には一方の上位仮数部Ａ
、レジスタ１１には他方の上位仮数部Ｂが設定され、レ
ジスタ１２には一方の指数部、レジスタ１３には他方の
指数部が設定され、さらにレジスタ１４には命令コード
が設定される。 ２３は１バイトの加減算器であり、レジスタ１２．１３
の内容を入力して指数部の大小決定と桁合せ量を求める
。該加減算器２３による指数部の大小決定により、レジ
スタ１０あるいは１１の指数部の小さい方に対応する上
位仮数部がセレクタ２０で選択され、退避レジスタ３０
に退避されると同時にシフタ４０に入力され、加減算器
２３で求めた桁合せ量に従い右シフトされる。レジスタ
１０あるいは１１の指数部の大きい方に対応する上位仮
数部は、セレクタ２１で選択される。また、加減算器２
３による指数部の大小決定結果は選択回路２２にも供給
され、レジスタ１２．１３の大きい方の指数部が選択さ
れる。 レジスタ１２．１３の先頭ビット（符号）は線１５．１
６を通して実質加減算決定回路４２に入力され、レジス
タ１４の命令コードに従い実質加算か実質減算が決定さ
れる。実質加算の場合、補数回路４１はセレクタ２１の
出力データをそのま＼通過し、実質減算の場合、補数回
路４１は一セレクタ２１の出力データを１の補数に変換
する。 ５０と５１は８バイトの桁上伝播加算器である。 加算器５０はシフタ４０と補数回路４１の出力を入力し
、初期桁上げを“０”と仮定して加算結果をレジスタ６
０に設定する。加算器５１は同様にシック４０と補数回
路４１の出力を入力し、初期桁上げを“１”と仮定して
加算結果をレジスタ６１に設定する。レジスタ６０．６
１の加算結果はレジスタ８２．８３に移される１桁上発
生条件／桁上伝播条件作成回路５２は、シフタ４０と補
数回路４１の出力を入力し、入力データ８バイトについ
ての最上位から桁上げが出力される桁上発生条件、最下
位ビットへの桁上げがあった時最上位ピッ１〜から桁上
げが出力される桁上伝播条件を作成する回路である。桁
上発生条件はラッチ回路６２に１桁上伝播条件はラッチ
回路６３に設定され、その後、ラッチ回路８４．８５に
移される。７０と７１はレジスタ６０．６１の各桁毎の
０であることを検出するゼロ検出回路である。６ゼロ検
出回路７０．７１の検出結果はレジスタ８０．８１に移
される。 １回目の加減算により、桁上発生条件１桁」二伝播条件
、加算結果が求まると、入力レジスタ１０゜１１に下位
仮数部Ｃ，Ｄが設定される。該レジスタ１０．１１にお
ける指数部の小さい方の下位仮数部はセレクタ２０を介
し、退避レジスタ３０に退避されている上位仮数部と共
にシフタ４０に入力され、加減算器２３で求まっている
桁合せ量に従って右シフトされる。レジスタ１０．１１
における指数部の大きい方の下位仮数部はセレクタ２１
を介し、実質加算の場合はそのま＼補数回路４１を通過
し、実質減算の場合は補数回路４１で１の補数がとられ
る。 シック４０と補数回路４１の出力は桁」二伝播加算器５
０，５１、及び桁上発生条件／桁上伝播条件作成回路５
２に入力され、２回目の加減算が実行される。１回「１
の桁」】発生条件、桁上伝播条件、各桁の１１０１＋条
件、加算結果が８４．８５，８０゜８１．８２．８３に
設定されると同時に、２回目の桁上発生条件、桁上伝播
条件、加減算結果が６２．６３，６０．６１に設定され
る。二＼で、ラッチ回路６２．６３に設定される２回目
の桁上発生条件をＧＬ１桁上伝播条件をＰＬとし、ラッ
チ回路８４．８５に設定される１回目の桁上発生条件を
ＧＨ１桁上伝播条件をＰ Ｈとする。 ラッチ回路６２，６３，８４．８５の出力信号ＯＬ、Ｐ
Ｌ、ＧＨ，ＰＨ及び実質加減算決定回路４２の実質加減
算信号を遅延するラッチ回路６５の出力信号により、桁
」−先見回路９２で１回目（上位桁）および２回目（下
位桁）の加減算結果の選択信号が生成され、上位結果選
択回路９０および下位結果選択回路９１に供給される。 この時、実質加算、実質減算により、上位、下位の各加
算結果は選択回路９０．．９１で次のように選択される
。 実質加算の場合、上位結果として、ラッチ回路６２の桁
上発生条件ＧＬ＝１であれば、レジスタ８３に設定され
ている加算結果（下位よりの桁上りを１″と仮定した加
算結果）が、０Ｌ＝Ｏであれば、レジスタ８２に設定さ
れている加算結果（下位よりの桁上りを１１０ ＃ｌと
仮定した加算結果が選択回路９０でそれぞれ選択される
。下位結果としては、実質加算時は無条件にレジスタ６
ｏに設定された加算結果（初期桁上げを′″０″と仮定
した加算結果）が選択回路９１で選択される。 実質減算の場合は、上位結果として、ラッチ回路６２の
桁上発生条件ＯＬ、ラッチ回路ｄ３の桁上伝播条件ＰＬ
及びラッチ回路８４の桁上発生条件ＧＨにより、ＯＬ＋
ＧＨ−ＰＬ＝１の時はレジスタ８３の下位よりの桁上り
を“１”と仮定した加算結果、ＧＬ＋ＧＨ−ＰＬ＝Ｏの
時はレジスタ８２の下位よりの桁上りをパ０′″と仮定
した加算結果が選択回路９０でそれぞれ選択される。下
位結果としては、実質減算の場合、ラッチ回路６２の桁
上発生条件ＧＬ、ラッチ回路８４の桁上発生条件ＧＨ及
びラッチ回路８５の桁上伝播条件Ｐ １−１により、Ｇ
Ｈ＋ＯＬ −ＰＨ＝１の時はレジスタ６１に設定された
加算結果（初期桁上げを“１″と仮定した加算結果）が
、Ｇ １−１ ＋ ＯＬ −Ｐ Ｈ＝ Ｏの時はレジス
タ６０に設定された加算結果（初期桁上げを１１０″′
と仮定した加算結果）が選択回路９１でそれぞれ選択さ
れる。 桁上先見回路９２の選択信号はシフトカウント数作成回
路９３にも供給される。該シフトカウント数作成回路９
３では、選択信号にもとづき、上位８バイトの゛′０″
０″号はラッチ回路８０゜８１のいずれかの出力を、下
位８バイトの“′０゛′検出信号はゼロ検出回路７０．
７１のいずれかの出力を選択し、ボストノーマライズの
シフトカウント数を作成する。このシフトカウント数に
より。 シフタ１００では、選択回路９０．９１で選択された加
減算結果について、上位桁にＩｔ ＯＩｔがなくなるま
で左にシフトし、また、加減算器１０１では、遅延用ラ
ッチ６４を介して与えられる指数部について、シフトカ
ウント数を差し引く。 以上により、拡張精度加減算命命の演算結果として、上
位８バイト、下位８バイトが求められる。 なお、１６バイトよりの最上位ピッ１−からの桁上げが
“０″の時、すなわちＧＨ＋０Ｌ−ＰＨ＝０の時は、上
記選択時、１の補数を出力すればよい。 第３図は従来と本発明による拡張精度加減算命令の動作
時間を比較したもので、従来は第３図（イ）、（ロ）に
示すように、実質加算が５マシンサイクル、実質減算が
７マシンサイクル必要としたの対し、本発明では第３図
（ハ）に示すように、実質加算・実質減算共に４マシン
サイクルとなる。 なお、第１図の実施側では、８バイトＪｌ’ｊ位の桁上
発生条件１桁上伝播条件としたが、８バイトを複数のグ
ループに分け、各グループでの桁上発生条件、桁上伝播
条件を求め、各グループ単位に、加算結果の選択を行っ
てもよい。また、拡張精度加減算命令の動作について説
明したが、命令コードにより倍精度、単精度加減命令が
動作するようにもできる。 〔発明の効果〕 以上説明したように１本発明によれば、拡張精度加減算
命令における実質演算開始の早期化、実質減算の高速化
が可能となり、実質加算と実質減算の出現頻度が同程度
だとすると、平均２マシンサイクルの短縮が可能で、性
能を向上させることができる。
の２つの桁上伝播加算器へ、下位からの桁上りをＯと１
に各々仮定して入力し、各々加算結果を求め、記憶回路
に記憶する。なお、実質減算の場合は、指数部が大なる
データについて１の補数をとって加算器へ入力する。こ
の加算動作と並行して、上位Ｎバイトの加算器入力デー
タより、上位Ｎバイト内で、最上位ビットから出力され
る桁上発生条件、及び下位Ｎバイト演算で上位Ｎバイト
演算への桁上りがあった場合に上位Ｎバイ１〜加算デー
タを伝播し、最上位ビットから桁上りが出力される桁上
伝播条件を求め、記憶回路に記憶する。 次に、１１１１様にして下位Ｎバイト加算器入力データ
を、上位Ｎバイト、下位Ｎバイトから求め、２つの桁上
伝播加算器へ、最下位ビットへの初期桁上げをＯと１に
仮定して入力し、各々加算結果を＊める。同時に上位Ｎ
バイトと同様に、下位Ｎバイトの桁上発生条件と桁上伝
播条件を求める。そして、実質加算・実質減算信号及び
上位／下位Ｎバイトの桁上発生条件と桁上伝播条件によ
り、１回目（上位桁）及び２回目の加減算結果として、
それぞれ桁上りをｌ（Ｉ １１と仮定した加算結果ある
いはＩＩ ＯＩＩと仮定した加算結果のいずれかを選択
する。 次に、以上により求めた加算結果より、ポストシフトカ
ウント数を求め、ボストノーマライズを行って上位、下
位の順に演算結果を出力する。 〔実施例〕 以下、本発明の一実施例について図面により説明する。 第１図は本発明による浮動小数点加減算装置の一実施例
のブロック図を示す。便宜上、以下の説明ではＭ＝２．
Ｎ＝８とし、８バイトについての桁上発生条件、桁上伝
播条件とする。第２図（イ）に拡張精度加減算命令のデ
ータフォーマット（Ｍ＝２．Ｎ＝８）を示し、同図（ロ
）にその場合の本発明による加減算の順序を示す。 さて、第１図において、１０と１１は、仮数部の入力レ
ジスタ、１２と１３は指数部の入力レジスタ、１４は命
令コードが設定されるレジスタである。拡張精度加減算
命命開始時点で、レジスタ１０には一方の上位仮数部Ａ
、レジスタ１１には他方の上位仮数部Ｂが設定され、レ
ジスタ１２には一方の指数部、レジスタ１３には他方の
指数部が設定され、さらにレジスタ１４には命令コード
が設定される。 ２３は１バイトの加減算器であり、レジスタ１２．１３
の内容を入力して指数部の大小決定と桁合せ量を求める
。該加減算器２３による指数部の大小決定により、レジ
スタ１０あるいは１１の指数部の小さい方に対応する上
位仮数部がセレクタ２０で選択され、退避レジスタ３０
に退避されると同時にシフタ４０に入力され、加減算器
２３で求めた桁合せ量に従い右シフトされる。レジスタ
１０あるいは１１の指数部の大きい方に対応する上位仮
数部は、セレクタ２１で選択される。また、加減算器２
３による指数部の大小決定結果は選択回路２２にも供給
され、レジスタ１２．１３の大きい方の指数部が選択さ
れる。 レジスタ１２．１３の先頭ビット（符号）は線１５．１
６を通して実質加減算決定回路４２に入力され、レジス
タ１４の命令コードに従い実質加算か実質減算が決定さ
れる。実質加算の場合、補数回路４１はセレクタ２１の
出力データをそのま＼通過し、実質減算の場合、補数回
路４１は一セレクタ２１の出力データを１の補数に変換
する。 ５０と５１は８バイトの桁上伝播加算器である。 加算器５０はシフタ４０と補数回路４１の出力を入力し
、初期桁上げを“０”と仮定して加算結果をレジスタ６
０に設定する。加算器５１は同様にシック４０と補数回
路４１の出力を入力し、初期桁上げを“１”と仮定して
加算結果をレジスタ６１に設定する。レジスタ６０．６
１の加算結果はレジスタ８２．８３に移される１桁上発
生条件／桁上伝播条件作成回路５２は、シフタ４０と補
数回路４１の出力を入力し、入力データ８バイトについ
ての最上位から桁上げが出力される桁上発生条件、最下
位ビットへの桁上げがあった時最上位ピッ１〜から桁上
げが出力される桁上伝播条件を作成する回路である。桁
上発生条件はラッチ回路６２に１桁上伝播条件はラッチ
回路６３に設定され、その後、ラッチ回路８４．８５に
移される。７０と７１はレジスタ６０．６１の各桁毎の
０であることを検出するゼロ検出回路である。６ゼロ検
出回路７０．７１の検出結果はレジスタ８０．８１に移
される。 １回目の加減算により、桁上発生条件１桁」二伝播条件
、加算結果が求まると、入力レジスタ１０゜１１に下位
仮数部Ｃ，Ｄが設定される。該レジスタ１０．１１にお
ける指数部の小さい方の下位仮数部はセレクタ２０を介
し、退避レジスタ３０に退避されている上位仮数部と共
にシフタ４０に入力され、加減算器２３で求まっている
桁合せ量に従って右シフトされる。レジスタ１０．１１
における指数部の大きい方の下位仮数部はセレクタ２１
を介し、実質加算の場合はそのま＼補数回路４１を通過
し、実質減算の場合は補数回路４１で１の補数がとられ
る。 シック４０と補数回路４１の出力は桁」二伝播加算器５
０，５１、及び桁上発生条件／桁上伝播条件作成回路５
２に入力され、２回目の加減算が実行される。１回「１
の桁」】発生条件、桁上伝播条件、各桁の１１０１＋条
件、加算結果が８４．８５，８０゜８１．８２．８３に
設定されると同時に、２回目の桁上発生条件、桁上伝播
条件、加減算結果が６２．６３，６０．６１に設定され
る。二＼で、ラッチ回路６２．６３に設定される２回目
の桁上発生条件をＧＬ１桁上伝播条件をＰＬとし、ラッ
チ回路８４．８５に設定される１回目の桁上発生条件を
ＧＨ１桁上伝播条件をＰ Ｈとする。 ラッチ回路６２，６３，８４．８５の出力信号ＯＬ、Ｐ
Ｌ、ＧＨ，ＰＨ及び実質加減算決定回路４２の実質加減
算信号を遅延するラッチ回路６５の出力信号により、桁
」−先見回路９２で１回目（上位桁）および２回目（下
位桁）の加減算結果の選択信号が生成され、上位結果選
択回路９０および下位結果選択回路９１に供給される。 この時、実質加算、実質減算により、上位、下位の各加
算結果は選択回路９０．．９１で次のように選択される
。 実質加算の場合、上位結果として、ラッチ回路６２の桁
上発生条件ＧＬ＝１であれば、レジスタ８３に設定され
ている加算結果（下位よりの桁上りを１″と仮定した加
算結果）が、０Ｌ＝Ｏであれば、レジスタ８２に設定さ
れている加算結果（下位よりの桁上りを１１０ ＃ｌと
仮定した加算結果が選択回路９０でそれぞれ選択される
。下位結果としては、実質加算時は無条件にレジスタ６
ｏに設定された加算結果（初期桁上げを′″０″と仮定
した加算結果）が選択回路９１で選択される。 実質減算の場合は、上位結果として、ラッチ回路６２の
桁上発生条件ＯＬ、ラッチ回路ｄ３の桁上伝播条件ＰＬ
及びラッチ回路８４の桁上発生条件ＧＨにより、ＯＬ＋
ＧＨ−ＰＬ＝１の時はレジスタ８３の下位よりの桁上り
を“１”と仮定した加算結果、ＧＬ＋ＧＨ−ＰＬ＝Ｏの
時はレジスタ８２の下位よりの桁上りをパ０′″と仮定
した加算結果が選択回路９０でそれぞれ選択される。下
位結果としては、実質減算の場合、ラッチ回路６２の桁
上発生条件ＧＬ、ラッチ回路８４の桁上発生条件ＧＨ及
びラッチ回路８５の桁上伝播条件Ｐ １−１により、Ｇ
Ｈ＋ＯＬ −ＰＨ＝１の時はレジスタ６１に設定された
加算結果（初期桁上げを“１″と仮定した加算結果）が
、Ｇ １−１ ＋ ＯＬ −Ｐ Ｈ＝ Ｏの時はレジス
タ６０に設定された加算結果（初期桁上げを１１０″′
と仮定した加算結果）が選択回路９１でそれぞれ選択さ
れる。 桁上先見回路９２の選択信号はシフトカウント数作成回
路９３にも供給される。該シフトカウント数作成回路９
３では、選択信号にもとづき、上位８バイトの゛′０″
０″号はラッチ回路８０゜８１のいずれかの出力を、下
位８バイトの“′０゛′検出信号はゼロ検出回路７０．
７１のいずれかの出力を選択し、ボストノーマライズの
シフトカウント数を作成する。このシフトカウント数に
より。 シフタ１００では、選択回路９０．９１で選択された加
減算結果について、上位桁にＩｔ ＯＩｔがなくなるま
で左にシフトし、また、加減算器１０１では、遅延用ラ
ッチ６４を介して与えられる指数部について、シフトカ
ウント数を差し引く。 以上により、拡張精度加減算命命の演算結果として、上
位８バイト、下位８バイトが求められる。 なお、１６バイトよりの最上位ピッ１−からの桁上げが
“０″の時、すなわちＧＨ＋０Ｌ−ＰＨ＝０の時は、上
記選択時、１の補数を出力すればよい。 第３図は従来と本発明による拡張精度加減算命令の動作
時間を比較したもので、従来は第３図（イ）、（ロ）に
示すように、実質加算が５マシンサイクル、実質減算が
７マシンサイクル必要としたの対し、本発明では第３図
（ハ）に示すように、実質加算・実質減算共に４マシン
サイクルとなる。 なお、第１図の実施側では、８バイトＪｌ’ｊ位の桁上
発生条件１桁上伝播条件としたが、８バイトを複数のグ
ループに分け、各グループでの桁上発生条件、桁上伝播
条件を求め、各グループ単位に、加算結果の選択を行っ
てもよい。また、拡張精度加減算命令の動作について説
明したが、命令コードにより倍精度、単精度加減命令が
動作するようにもできる。 〔発明の効果〕 以上説明したように１本発明によれば、拡張精度加減算
命令における実質演算開始の早期化、実質減算の高速化
が可能となり、実質加算と実質減算の出現頻度が同程度
だとすると、平均２マシンサイクルの短縮が可能で、性
能を向上させることができる。
第１図は本発明の浮動小数点加減算装置の一実施例のブ
ロック図、第２図は拡張精度加減算命命のデータフォー
マット例と本発明による加減算の順序を示す図、第３図
は従来と本発明による動作時間を比較した図である。 １０．１１・・・仮数部レジスタ、 １２．１３・・・指数部レジスタ、 １４・・・命令コードレジスタ、 ２３・・・加減算器
、４０・・・シフタ、 ４１・・・補数回路、４２・・
・実質加減算決定回路、 ５０．５１・・・桁上伝播加算器、 ５２・・・桁上発生条件／桁上伝播条件作成回路、７０
．７１・・・ゼロ検出回路、 ９０．９１・・・加減算結果選択回路、９２・・・桁上
先見回路。 ９３・・・シフトカウント数作成回路、１００・・・シ
フタ、 １０１・・・加減算器。 第１図 第２図 第３図
ロック図、第２図は拡張精度加減算命命のデータフォー
マット例と本発明による加減算の順序を示す図、第３図
は従来と本発明による動作時間を比較した図である。 １０．１１・・・仮数部レジスタ、 １２．１３・・・指数部レジスタ、 １４・・・命令コードレジスタ、 ２３・・・加減算器
、４０・・・シフタ、 ４１・・・補数回路、４２・・
・実質加減算決定回路、 ５０．５１・・・桁上伝播加算器、 ５２・・・桁上発生条件／桁上伝播条件作成回路、７０
．７１・・・ゼロ検出回路、 ９０．９１・・・加減算結果選択回路、９２・・・桁上
先見回路。 ９３・・・シフトカウント数作成回路、１００・・・シ
フタ、 １０１・・・加減算器。 第１図 第２図 第３図
Claims (1)
- （１）最大Ｎ単位の加減算を実行する桁上伝播加算器を
用いてＭ・Ｎ単位の浮動小数点加減算を行う浮動小数点
加減算装置において、 初期桁上りを“０”と仮定して加減算を実行するＮ単位
桁上伝播加算器、（以下、第１加算器という）と、 初期桁上りを“１”と仮定して加減算を実行するＮ単位
桁上伝播加算器（以下、第２加算器という）と、 前記第１加算器出力を保持する（Ｍ−１）個の第１の記
憶回路と、 前記第２加算器出力を保持する（Ｍ−１）個の第２の記
憶回路と、 前記第１あるいは第２の加算器入力のＮ単位の桁上発生
条件及び桁上伝播条件を作成する条件作成回路と、 前記条件作成回路の桁上発生条件及び桁上伝播条件を保
持する（Ｍ−１）個の第３の記憶回路と、 前記第１あるいは第２の加算器の出力を選択する第１の
選択回路と、 前記第１あるいは第２の記憶回路出力を選択する（Ｍ−
１）個の第２の選択回路と、 前記条件作成回路出力及び前記第３の記憶回路出力によ
り、前記第１及び第２の選択回路に対する選択動作を指
示する桁上先見回路と、を具備し、前記第１及び第２の
加算器へ最上位のＮ単位より順次入力し、最下位Ｎ単位
の加減算時は、前記桁上先見回路により前記第１及び第
２の選択回路への選択動作を指示してＭ個の加減算結果
を得ることを特徴とする浮動小数点加減算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62116354A JPH0812594B2 (ja) | 1987-05-13 | 1987-05-13 | 浮動小数点加減算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62116354A JPH0812594B2 (ja) | 1987-05-13 | 1987-05-13 | 浮動小数点加減算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63280330A true JPS63280330A (ja) | 1988-11-17 |
| JPH0812594B2 JPH0812594B2 (ja) | 1996-02-07 |
Family
ID=14684880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62116354A Expired - Fee Related JPH0812594B2 (ja) | 1987-05-13 | 1987-05-13 | 浮動小数点加減算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812594B2 (ja) |
-
1987
- 1987-05-13 JP JP62116354A patent/JPH0812594B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812594B2 (ja) | 1996-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |