JPH0469754A - アクセス時間監視システム - Google Patents
アクセス時間監視システムInfo
- Publication number
- JPH0469754A JPH0469754A JP2182978A JP18297890A JPH0469754A JP H0469754 A JPH0469754 A JP H0469754A JP 2182978 A JP2182978 A JP 2182978A JP 18297890 A JP18297890 A JP 18297890A JP H0469754 A JPH0469754 A JP H0469754A
- Authority
- JP
- Japan
- Prior art keywords
- access
- cpu
- circuit
- cycle
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims 1
- 238000003780 insertion Methods 0.000 abstract description 6
- 230000037431 insertion Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はアクセス時間監視システムに関し、特にＣＰＵ
等の上位装置からプリンタ等の下位装置へのアクセス時
間の監視システムに関する。
等の上位装置からプリンタ等の下位装置へのアクセス時
間の監視システムに関する。
従来技術
従来、この種のシステムは、例えば、第４図に示されて
いるような論理回路ブロックで構成されている。そして
、ＣＰＵＩが被アクセス回路２をアクセスする際、１１
１常時はアクセスｒ＝ 号７１１５ 全出力し、それを
監視しているタイミング制御回路１３はＣＰＵＩに対し
て適切なアクセス時間になるようにレディ信号６を出力
して、ＣＰＵＩのアクセス時［１４Ｉにウェイトザイク
ルを挿入して制御するという動作が行われていた。
いるような論理回路ブロックで構成されている。そして
、ＣＰＵＩが被アクセス回路２をアクセスする際、１１
１常時はアクセスｒ＝ 号７１１５ 全出力し、それを
監視しているタイミング制御回路１３はＣＰＵＩに対し
て適切なアクセス時間になるようにレディ信号６を出力
して、ＣＰＵＩのアクセス時［１４Ｉにウェイトザイク
ルを挿入して制御するという動作が行われていた。
その正常時のタイミングチャートを第５図に示す。ＣＰ
ＵＩは、一般的にクロック信号を基準に動作し、１つの
クロックを１つのサイクルとする。
ＵＩは、一般的にクロック信号を基準に動作し、１つの
クロックを１つのサイクルとする。
第５図に示されているタイミングチャー １・では、Ｃ
ＰＵＩがアクセス信号群５を出入力しながら、プリンタ
等の被アクセス回路１１のアクセスを開始する。ここで
、ＣＰＵ１の１回の最短アクセス時間が４サイクルの性
能を持っているものとする。
ＰＵＩがアクセス信号群５を出入力しながら、プリンタ
等の被アクセス回路１１のアクセスを開始する。ここで
、ＣＰＵ１の１回の最短アクセス時間が４サイクルの性
能を持っているものとする。
これに対し、被アクセス回路２は、７ザイクルを必要と
するものとする。
するものとする。
この場合、タイミング制御回路３は、アクセス信号群５
より７サイクル必要と判断して、ＣＰＵ１に対するレデ
ィ信号６をロウレベルとし、適切なアクセス時間となる
ようにウェイＩ・サイクルとして３ザイクル（Ｗ１〜Ｗ
３）をＣＰＵ１に挿入さぜる動作を行っていた。
より７サイクル必要と判断して、ＣＰＵ１に対するレデ
ィ信号６をロウレベルとし、適切なアクセス時間となる
ようにウェイＩ・サイクルとして３ザイクル（Ｗ１〜Ｗ
３）をＣＰＵ１に挿入さぜる動作を行っていた。
なお、ＣＰＵ１は、レディ信号６がロウレベルとされる
と、ＣＰＵアクセスサイクルに対してウェイトサイクル
の挿入を開始するものとする。
と、ＣＰＵアクセスサイクルに対してウェイトサイクル
の挿入を開始するものとする。
つまり、」二連した従来のシステムにおいては、タイミ
ング制御回路３がアクセス信号７！１５の情報だけで適
切なアクセス時間を判断し、ＣＰＵ１へのレディ信号６
を制御しているのである。そのため、被アクセス回路２
等に障害が発４１．シた場合には第６図のタイミングチ
ャートに示されているように、タイミング制御回路１２
か被アクセス回路２に障害が発生していると気づかずに
、被アクセス回路２からの不正なアクセス信号群５を読
み、ＣＰＵ１に対して不ＤＩに長時間レディ信号６をロ
ウレベルとしてしまう。すると、ウェイトザイクルか不
正に多ｆｆ１（Ｗ１〜Ｗ ｎ ）にＣＰＵアクセスサイ
クルに挿入され、ＣＰＵ１は停止状態となってしまう。
ング制御回路３がアクセス信号７！１５の情報だけで適
切なアクセス時間を判断し、ＣＰＵ１へのレディ信号６
を制御しているのである。そのため、被アクセス回路２
等に障害が発４１．シた場合には第６図のタイミングチ
ャートに示されているように、タイミング制御回路１２
か被アクセス回路２に障害が発生していると気づかずに
、被アクセス回路２からの不正なアクセス信号群５を読
み、ＣＰＵ１に対して不ＤＩに長時間レディ信号６をロ
ウレベルとしてしまう。すると、ウェイトザイクルか不
正に多ｆｆ１（Ｗ１〜Ｗ ｎ ）にＣＰＵアクセスサイ
クルに挿入され、ＣＰＵ１は停止状態となってしまう。
そして、ＣＰＵが停止状態となってしまうと、そのＣＰ
Ｕがオペレータからの操作情報又は、大切なデータや回
路を制御する役割を担っていた場合にはそのＣＰ Ｕを
含む装置が操作不能状態に陥ったり、大切なデータや装
置自身を壊してしまうことがあるという欠点がある。
Ｕがオペレータからの操作情報又は、大切なデータや回
路を制御する役割を担っていた場合にはそのＣＰ Ｕを
含む装置が操作不能状態に陥ったり、大切なデータや装
置自身を壊してしまうことがあるという欠点がある。
発明の１」的
本発明は」−述した従来の欠点を解決するためになされ
たものであり、その１」的はＣＰＵを含む装置が操作不
能状態等に陥ることのないアクセス時間監視システムを
提供することである。
たものであり、その１」的はＣＰＵを含む装置が操作不
能状態等に陥ることのないアクセス時間監視システムを
提供することである。
発明の構成
本発明によるアクセス時間監視システムは、ウェイ］・
サイクルの挿入により上位装置からド位装置へのアクセ
ス時間の調整を行う調整手段と、前記調整手段により調
整されたアクセス時間を監視する監視手段とを有し、前
記監視手段により監視されるアクセス時間が所定時間を
越えたときエラー処理を行うようにしたことを特徴とす
る。
サイクルの挿入により上位装置からド位装置へのアクセ
ス時間の調整を行う調整手段と、前記調整手段により調
整されたアクセス時間を監視する監視手段とを有し、前
記監視手段により監視されるアクセス時間が所定時間を
越えたときエラー処理を行うようにしたことを特徴とす
る。
実施例
次に、本発明について図面を参照して説明する。
第１図は本発明によるアクセス時間監視システムの一実
施例の構成を示すブロック図であり、第４図と同等部分
は同一符号により示されている。
施例の構成を示すブロック図であり、第４図と同等部分
は同一符号により示されている。
図において、ＣＰＵＩは一般的にレディ信号と称される
信号によりアクセスサイクルにウェイトを挿入してアク
セスタイミングを制御するマイクロプロセツサであり、
レディ信号がロウレベルのときにウェイトを挿入する。
信号によりアクセスサイクルにウェイトを挿入してアク
セスタイミングを制御するマイクロプロセツサであり、
レディ信号がロウレベルのときにウェイトを挿入する。
なお、ＣＰＵＩの最小アクセスサイクル数は、第４図の
従来例と同様に４ザイクルとする。
従来例と同様に４ザイクルとする。
被アクセス回路２はＣＰＵ１によりアクセスされるメモ
リやその他の論理回路であり、ＣＰＵＩからのアクセス
時にアクセスを許可する信号や、被アクセス情報をアク
セス信号群５に出力する。
リやその他の論理回路であり、ＣＰＵＩからのアクセス
時にアクセスを許可する信号や、被アクセス情報をアク
セス信号群５に出力する。
タイミング制御回路３は、ＣＰＵ１が被アクセス回路２
のアクセスを行った際に、被アクセス回路２からのアク
セス許ｉｊＪ信号や、被アクセス情報及びＣＰＵＩのア
クセス信号をアクセス信号群５から続出して、ＣＰＵ１
へ出力しているレディ信号６を制御し、ＣＰＵＩへ適切
なウェイトザイクルを挿入する。
のアクセスを行った際に、被アクセス回路２からのアク
セス許ｉｊＪ信号や、被アクセス情報及びＣＰＵＩのア
クセス信号をアクセス信号群５から続出して、ＣＰＵ１
へ出力しているレディ信号６を制御し、ＣＰＵＩへ適切
なウェイトザイクルを挿入する。
タイマ回路４は、予め設定されているカウント値に基づ
いてタイミング制御回路３が、ＣＰＵＩへ出力するレデ
ィ信号６を監視するものである。
いてタイミング制御回路３が、ＣＰＵＩへ出力するレデ
ィ信号６を監視するものである。
そして、ＣＰＵ１が不正アクセスに陥った場合にはタイ
ミング制御回路３にレディ解除信号７を出力し、ＣＰＵ
Ｉに対し不１Ｆ、アクセスがあったことを知らせる割込
信号８を出力する。この割込信号８は、ＣＰＵ１が割込
信号８を受（Ｎ１けた時に１１１力される割込解除信号
ってリセツー・される。
ミング制御回路３にレディ解除信号７を出力し、ＣＰＵ
Ｉに対し不１Ｆ、アクセスがあったことを知らせる割込
信号８を出力する。この割込信号８は、ＣＰＵ１が割込
信号８を受（Ｎ１けた時に１１１力される割込解除信号
ってリセツー・される。
次に、第２図及び第３図を用いて第１図の動作を説明す
る。第２図は正常アクセス時のタイミングチャートを示
し、第３図は不正アクセス時のタイミングチャー１・を
示している。
る。第２図は正常アクセス時のタイミングチャートを示
し、第３図は不正アクセス時のタイミングチャー１・を
示している。
第２図を参照すると、本システムの動作は以下のように
なる。まず、ＣＰＵＩが被アクセス回路２のアクセスを
開始すると、タイミング制御回路３はアクセス信号群５
からそれを読取り、ＣＰＵ１の被アクセス回路２へのア
クセスサイクルが７ザイクル必要と判断し、レディ信号
６をロウレベルとして、ＣＰＵＩにウェイトザイクル（
Ｗｉ〜Ｗ３）を挿入する。
なる。まず、ＣＰＵＩが被アクセス回路２のアクセスを
開始すると、タイミング制御回路３はアクセス信号群５
からそれを読取り、ＣＰＵ１の被アクセス回路２へのア
クセスサイクルが７ザイクル必要と判断し、レディ信号
６をロウレベルとして、ＣＰＵＩにウェイトザイクル（
Ｗｉ〜Ｗ３）を挿入する。
タイマ回路４は、レディ信号６がロウレベルに変化する
と、内部のタイマのカウントを開始する。
と、内部のタイマのカウントを開始する。
そして、カウント値か予め設定されている値（本例では
１１”とする）に達する前に（第２図ではカウント１直
が５”） 、ＣＰＵＩのアクセスが終了し、レディ信号
６がハイレベルに復帰すると、カラン］・を停止し、カ
ウント値をリセットする。
１１”とする）に達する前に（第２図ではカウント１直
が５”） 、ＣＰＵＩのアクセスが終了し、レディ信号
６がハイレベルに復帰すると、カラン］・を停止し、カ
ウント値をリセットする。
以後、ＣＰＵＩが被アクセス回路２をアクセスした場合
には上記の動作を同様に繰返す。
には上記の動作を同様に繰返す。
これに対し、第３図に示されているように、ＣＰＵ１が
不正アクセスに陥ると、レディ信号６がロウレベルのま
まとなって、ＣＰＵＩに多量のウェイトサイクルが挿入
され始める。そして、タイマ回路４のタイマのカウント
値が予め設定されている１１カウントに達すると、タイ
マ回路４はＣＰＵ１が不正アクセスザイクルに陥ったと
判断する。
不正アクセスに陥ると、レディ信号６がロウレベルのま
まとなって、ＣＰＵＩに多量のウェイトサイクルが挿入
され始める。そして、タイマ回路４のタイマのカウント
値が予め設定されている１１カウントに達すると、タイ
マ回路４はＣＰＵ１が不正アクセスザイクルに陥ったと
判断する。
この場合、タイマ回路４はタイミング制御回路３に対し
て、レディ解除信号７（本例では、レディ解除信号７を
ロウレベルとすることで、タイミング制御回路３はレデ
ィ信号６を／’％イレベルに戻す）をロウレベルにして
タイミング制御回路３に人力し、ＣＰＵＩへのレディ信
号６をハイレベルに戻すよう制御する。それと同時に、
タイマ回路４はＣＰＵ１に対して割込信号８をハイレベ
ルとしてＣＰＵＩに不１Ｆアクセスがあったことを通知
する。本例では割込信号８をハイレベルにするとＣＰＵ
Ｉは割込み処理を行うものとする。
て、レディ解除信号７（本例では、レディ解除信号７を
ロウレベルとすることで、タイミング制御回路３はレデ
ィ信号６を／’％イレベルに戻す）をロウレベルにして
タイミング制御回路３に人力し、ＣＰＵＩへのレディ信
号６をハイレベルに戻すよう制御する。それと同時に、
タイマ回路４はＣＰＵ１に対して割込信号８をハイレベ
ルとしてＣＰＵＩに不１Ｆアクセスがあったことを通知
する。本例では割込信号８をハイレベルにするとＣＰＵ
Ｉは割込み処理を行うものとする。
レディ信号６を解除すると、タイマ回路４は、カウント
動作を止め、カランＩ・値をリセットし、ＣＰＵＩはウ
ェイトサイクルの挿入を中正する。
動作を止め、カランＩ・値をリセットし、ＣＰＵＩはウ
ェイトサイクルの挿入を中正する。
その後、ウェイトサイクルから抜出したＣＰＵＩは、先
のタイマ回路４からの割込信号８を受（＝１けることで
、自らの不正アクセスを知ることができる。
のタイマ回路４からの割込信号８を受（＝１けることで
、自らの不正アクセスを知ることができる。
割込信号８を受（＝１けたＣＰＵＩは割込解除信号９を
ロウレベルとする。これによりタイマ回路４は割込信号
８をリセツー−Ｌ、ロウレベルに戻す。
ロウレベルとする。これによりタイマ回路４は割込信号
８をリセツー−Ｌ、ロウレベルに戻す。
つまり、本実施例では、ＣＰＵのアクセスに対するウェ
イト挿入を制御するレディ信号をタイマ回路で監視して
いるのである。そして、タイマ回路が不正ザイクル処理
を開始するためのタイマのカウント値を、１１常アクセ
スで、らえられる最Ｊ４のウェイトザイクル挿入時のＣ
ＰＵアクセスサイクル数より大きく、かつ不正アクセス
に陥ってデ夕や装置を懐してしまう時間より小さく設定
しておけば、データや装置を壊す前にタイマ回路が不ｉ
ＪＥなウェイトザイクルの挿入によるＣＰＵの停止状態
を検出して解除させ、さらにＣＰＵに不正サイクル発生
時のエラー処理をさせることができるのである。
イト挿入を制御するレディ信号をタイマ回路で監視して
いるのである。そして、タイマ回路が不正ザイクル処理
を開始するためのタイマのカウント値を、１１常アクセ
スで、らえられる最Ｊ４のウェイトザイクル挿入時のＣ
ＰＵアクセスサイクル数より大きく、かつ不正アクセス
に陥ってデ夕や装置を懐してしまう時間より小さく設定
しておけば、データや装置を壊す前にタイマ回路が不ｉ
ＪＥなウェイトザイクルの挿入によるＣＰＵの停止状態
を検出して解除させ、さらにＣＰＵに不正サイクル発生
時のエラー処理をさせることができるのである。
発明の効果
以」−説明したように本発明は、不正なウェイトサイク
ルの挿入によるＣＰＵの停止状態を検出し、すみやかに
エラー処理を行うことにより、操作不能に陥ることがな
くなり、装置の信φ工１性を向上さぜることかできると
いう効果がある。
ルの挿入によるＣＰＵの停止状態を検出し、すみやかに
エラー処理を行うことにより、操作不能に陥ることがな
くなり、装置の信φ工１性を向上さぜることかできると
いう効果がある。
第１図は本発明の実施例によるアクセス時間監視システ
ムの構成を示すブロック図、第２図は第１図のシステム
の正常時の動作を示すタイミンクチャート、第３図は第
１図のシステムのｃ Ｐ Ｕ 停状態における動作を示
ずター（ミンクチャ−１・、第４図は従来のシステムの
構成を示すブロック図、第５図は第４図のシステムの正
常時の動作を示すタイミングチャー１− 、第６図は第
４図のシステムのＣＰＵ停止に状態における動作を示す
タイミングチャートである。 主要部分の符号の説明 １・・・・・・ＣＰＵ ２・・・・・・被アクセス回路 ３・・・・・・タイミング回路 ４・・・・・・タイマ回路
ムの構成を示すブロック図、第２図は第１図のシステム
の正常時の動作を示すタイミンクチャート、第３図は第
１図のシステムのｃ Ｐ Ｕ 停状態における動作を示
ずター（ミンクチャ−１・、第４図は従来のシステムの
構成を示すブロック図、第５図は第４図のシステムの正
常時の動作を示すタイミングチャー１− 、第６図は第
４図のシステムのＣＰＵ停止に状態における動作を示す
タイミングチャートである。 主要部分の符号の説明 １・・・・・・ＣＰＵ ２・・・・・・被アクセス回路 ３・・・・・・タイミング回路 ４・・・・・・タイマ回路
Claims (1)
- （１）ウェイトサイクルの挿入により上位装置から下位
装置へのアクセス時間の調整を行う調整手段と、前記調
整手段により調整されたアクセス時間を監視する監視手
段とを有し、前記監視手段により監視されるアクセス時
間が所定時間を越えたときエラー処理を行うようにした
ことを特徴とするアクセス時間監視システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182978A JPH0469754A (ja) | 1990-07-11 | 1990-07-11 | アクセス時間監視システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182978A JPH0469754A (ja) | 1990-07-11 | 1990-07-11 | アクセス時間監視システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0469754A true JPH0469754A (ja) | 1992-03-04 |
Family
ID=16127632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2182978A Pending JPH0469754A (ja) | 1990-07-11 | 1990-07-11 | アクセス時間監視システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0469754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009032248A (ja) * | 2007-07-03 | 2009-02-12 | Panasonic Corp | 共有メモリを用いたバス通信装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63282865A (ja) * | 1987-05-15 | 1988-11-18 | Nec Corp | 入出力回路 |
| JPS6455661A (en) * | 1987-08-26 | 1989-03-02 | Mitsubishi Electric Corp | Data processor |
| JPS6468858A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Microprocessor peripheral circuit |
-
1990
- 1990-07-11 JP JP2182978A patent/JPH0469754A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63282865A (ja) * | 1987-05-15 | 1988-11-18 | Nec Corp | 入出力回路 |
| JPS6455661A (en) * | 1987-08-26 | 1989-03-02 | Mitsubishi Electric Corp | Data processor |
| JPS6468858A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Microprocessor peripheral circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009032248A (ja) * | 2007-07-03 | 2009-02-12 | Panasonic Corp | 共有メモリを用いたバス通信装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020161941A1 (en) | System and method for efficiently performing a data transfer operation | |
| EP0172522B1 (en) | Data processing machine suitable for high-speed processing | |
| US4218739A (en) | Data processing interrupt apparatus having selective suppression control | |
| US20030028701A1 (en) | Integrated real-time performance monitoring facility | |
| EP0715259B1 (en) | Watchdog timer lock-up prevention circuit | |
| JPH07168741A (ja) | ウォッチドッグタイマ装置 | |
| WO1987003396A1 (en) | A method and apparatus for minimizing overhead when executing nested do loops | |
| JPH0877075A (ja) | 情報処理装置 | |
| CN108701031B (zh) | 寄存器访问控制 | |
| JPH04273537A (ja) | 信頼性の高いコンピューティングおよび調整システムのための有限状態機械 | |
| JP3105554B2 (ja) | 割込みコントローラ | |
| JPS6074059A (ja) | 記憶装置アクセス制御方式 | |
| JPH0764886A (ja) | シリアルインターフェイス装置を有する処理装置 | |
| JPH04270441A (ja) | データ処理装置 | |
| JP2928418B2 (ja) | 半導体集積回路 | |
| JPH04236637A (ja) | マイクロプロセッサ障害検出回路 | |
| JP2988139B2 (ja) | 割込み制御装置 | |
| JPH01231128A (ja) | 障害処理方式 | |
| JP2560834B2 (ja) | チャネル装置 | |
| JPH0736820A (ja) | Ｉ／ｏ制御装置 | |
| JPH01251240A (ja) | 暴走検出方式 | |
| JP2006155048A (ja) | 割り込み制御装置 | |
| JP2004157662A (ja) | 動的スタックオーバライトモニタ方法 | |
| KR19990084442A (ko) | 피씨아이(pci) 버스를 이용한 디바이스의 에러처리방법 | |
| JPH10161887A (ja) | 割込み信号同期化方法及び割込み信号同期化装置 |