JPS63283071A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63283071A JPS63283071A JP11800887A JP11800887A JPS63283071A JP S63283071 A JPS63283071 A JP S63283071A JP 11800887 A JP11800887 A JP 11800887A JP 11800887 A JP11800887 A JP 11800887A JP S63283071 A JPS63283071 A JP S63283071A
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- Japan
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- film
- drain
- control gate
- insulating film
- floating gate
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- Pending
Links
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Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置に関するものであり、更に詳しく言
えばコントロールゲートおよびフローティングゲート付
きのＭＯＳＦＥＴの構造に関するものである。
えばコントロールゲートおよびフローティングゲート付
きのＭＯＳＦＥＴの構造に関するものである。
（ロ）従来の技術
第２図は従来例に係るフローティングゲートとその上に
コントロールゲートを有するＭＯＳＦＥＴの構造を示す
断面図である。（１）はＰ型Ｓｉ基板、（２）と（３）
はＮ型不純物領域よりなるソース。
コントロールゲートを有するＭＯＳＦＥＴの構造を示す
断面図である。（１）はＰ型Ｓｉ基板、（２）と（３）
はＮ型不純物領域よりなるソース。
ドレインであり、（４）はチャネルホットエレクトロン
またはイオン化によって生成したエレクトロンを通過さ
せるために薄く形成された５ｉ０２膜である。
またはイオン化によって生成したエレクトロンを通過さ
せるために薄く形成された５ｉ０２膜である。
（５）はポリＳｉ膜からなるフローティングゲート電極
、 （６）ハコントロールゲート用のＳｉｎ、膜であり
、（７）はポリＳｉ膜からなるコントロールゲート電極
である。
、 （６）ハコントロールゲート用のＳｉｎ、膜であり
、（７）はポリＳｉ膜からなるコントロールゲート電極
である。
このＭＯＳＦＥＴの動作原理を概略説明すると、コント
ロールゲート電極（７）およびドレイン（３）に高電圧
（たとえばコントロールゲート電極に１２．５Ｖ、ドレ
インに８Ｖ）を印加し、チャネルホットエレクトロンま
たはイオン化によって生成したエレクトロンを、５ｉ０
．膜（４）を通過させてフローティングゲート電極（５
）に注入させる。
ロールゲート電極（７）およびドレイン（３）に高電圧
（たとえばコントロールゲート電極に１２．５Ｖ、ドレ
インに８Ｖ）を印加し、チャネルホットエレクトロンま
たはイオン化によって生成したエレクトロンを、５ｉ０
．膜（４）を通過させてフローティングゲート電極（５
）に注入させる。
この負電荷によってコントロールゲートをゲート端子と
するＭＯＳＦＥＴの閾値電圧のシフトが生じ、該ＭＯＳ
Ｆ ＥＴは記憶素子として動作する。
するＭＯＳＦＥＴの閾値電圧のシフトが生じ、該ＭＯＳ
Ｆ ＥＴは記憶素子として動作する。
（ハ）発明が解決しようとする問題点
ところで書き込み時にドレイン端で生成する正孔は、第
２図に示すように、正孔電流となって基板に流れる。特
にＥＰＲＯＭトランジスタでは高ゲート電圧・高ドレイ
ン電圧が印加されるため、通常のＭＯＳ Ｆ ＥＴと比
べて基板電流が多く発生し、他のＭＯＳＦＥＴ（特にＮ
チャネルＭＯ８ＦＥＴ）の耐圧の劣化の原因となる。ま
たＣＭＯＳの場合には、この基板電流が寄生サイリスク
のラッチアップのトリガーとなって素子の破壊を招く場
合がある。
２図に示すように、正孔電流となって基板に流れる。特
にＥＰＲＯＭトランジスタでは高ゲート電圧・高ドレイ
ン電圧が印加されるため、通常のＭＯＳ Ｆ ＥＴと比
べて基板電流が多く発生し、他のＭＯＳＦＥＴ（特にＮ
チャネルＭＯ８ＦＥＴ）の耐圧の劣化の原因となる。ま
たＣＭＯＳの場合には、この基板電流が寄生サイリスク
のラッチアップのトリガーとなって素子の破壊を招く場
合がある。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、基板電流の発生を防止した新規な構造のコントロー
ルゲートおよびフローティングゲート付きのＭＯＳＦＥ
Ｔの提供を目的とする。
り、基板電流の発生を防止した新規な構造のコントロー
ルゲートおよびフローティングゲート付きのＭＯＳＦＥ
Ｔの提供を目的とする。
く二）問題点を解決するための手段
本発明の半導体装置は、半導体基板に選択的に形成され
た不純物領域をコントロールゲート電極とし、該半導体
基板の上に形成された第１の絶縁膜をコントロールゲー
ト用絶縁膜とし、前記不純物領域に対向するように前記
第１の絶縁膜の上に形成された導電膜をブローティング
ゲート電極とし、該導電膜を被覆する第２の絶縁膜をフ
ローティングゲート用絶縁膜とし、該第２の絶縁膜の上
に形成された半導体膜にソース、ドレインおよびチャネ
ル領域を形成してなることを特徴としている。
た不純物領域をコントロールゲート電極とし、該半導体
基板の上に形成された第１の絶縁膜をコントロールゲー
ト用絶縁膜とし、前記不純物領域に対向するように前記
第１の絶縁膜の上に形成された導電膜をブローティング
ゲート電極とし、該導電膜を被覆する第２の絶縁膜をフ
ローティングゲート用絶縁膜とし、該第２の絶縁膜の上
に形成された半導体膜にソース、ドレインおよびチャネ
ル領域を形成してなることを特徴としている。
くホ）イ乍用
本発明によれば、第２の絶縁膜上に形成された半導体膜
にトランジスタのソース、ドレインおよびチャネル領域
を形成しているので、書き込み時にドレイン端で生成す
る正孔（又は電子）は、半導体基板に流れることはない
。
にトランジスタのソース、ドレインおよびチャネル領域
を形成しているので、書き込み時にドレイン端で生成す
る正孔（又は電子）は、半導体基板に流れることはない
。
（へ）実施例
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るコントロールゲートお
よびブローティングゲート付きのＭＯＳＦＥＴの構造を
示す断面図である。
。第１図は本発明の実施例に係るコントロールゲートお
よびブローティングゲート付きのＭＯＳＦＥＴの構造を
示す断面図である。
（８）はＰ型Ｓｉ基板、（９）はＰ型Ｓｉ基板（８）の
表面に形成されたＮ型不純物領域からなるコントロール
ゲート電極である。（１０）はコントロールゲート用の
Ｓ ｉＯ２膜であり、（１１）はポリＳｉ膜からなるフ
ローティングゲート電極である。なおポリＳｉ膜の代わ
りに他の導電膜を用いてもよい。
表面に形成されたＮ型不純物領域からなるコントロール
ゲート電極である。（１０）はコントロールゲート用の
Ｓ ｉＯ２膜であり、（１１）はポリＳｉ膜からなるフ
ローティングゲート電極である。なおポリＳｉ膜の代わ
りに他の導電膜を用いてもよい。
（１２）はフローティングゲート用の薄い５ｉｎ２膜で
あり、（１３）はポリＳｉ膜を再結晶化して形成した単
結晶化Ｓｉ膜である。そして、この単結晶化Ｓｉ膜（１
３〉に不純物を注入して、ソース（１４） 、ドレイン
（１５）およびチャネル領域（１６）を形成している。
あり、（１３）はポリＳｉ膜を再結晶化して形成した単
結晶化Ｓｉ膜である。そして、この単結晶化Ｓｉ膜（１
３〉に不純物を注入して、ソース（１４） 、ドレイン
（１５）およびチャネル領域（１６）を形成している。
本発明の実施例によれは、書き込み時にドレイン端で発
生する正孔はＰ型チャネル領域（１６）で再結合するか
、ソース（１４）（Ｎ型領域）に吸収きれるため、Ｐ型
Ｓｉ基板（８）に流れ込むことはない。
生する正孔はＰ型チャネル領域（１６）で再結合するか
、ソース（１４）（Ｎ型領域）に吸収きれるため、Ｐ型
Ｓｉ基板（８）に流れ込むことはない。
これにより従来構造では他のトランジスタの耐圧の劣化
を招いたり、寄生サイリスクのトリガー電流となって素
子の破壊を招いた問題点を、本発明により解決すること
が可能となる。
を招いたり、寄生サイリスクのトリガー電流となって素
子の破壊を招いた問題点を、本発明により解決すること
が可能となる。
＝４＝
（ト）発明の詳細
な説明したように、本発明によれば他のトランジスタの
耐圧の劣化や寄生サイリスクのラッチアップの原因とな
る半導体基板に流れる電流をなくすことができるので、
信頼性の高いＥＦＲＯＭメモリを得ることが可能となる
。
耐圧の劣化や寄生サイリスクのラッチアップの原因とな
る半導体基板に流れる電流をなくすことができるので、
信頼性の高いＥＦＲＯＭメモリを得ることが可能となる
。
第１図は本発明の実施例に係るコントロールゲートおよ
びフローティングゲート付きのＭＯＳトランジスタの構
造を示す断面図であり、第２図は従来例に係るコントロ
ールゲートおよびブローティングゲート付きのＭＯＳト
ランジスタの構造を示す断面図である。 （１） 、 （８）・・・Ｐ型Ｓｉ基板、 （２）
、 （１４）・・・ソース、 （３） 、 ＜１５）
・・・ドレイン、 （４） 、 （６） 、 （１０
）。 （１２）・・・Ｓｉｎ、膜、 （５） 、 （１１）・
・・ブローティングゲート電極、 （７） 、 （９
）・・・コントロールゲート電極、 ＜１３）・・・
単結晶化Ｓｉ膜、 （１６）・・・チャネル領域。
びフローティングゲート付きのＭＯＳトランジスタの構
造を示す断面図であり、第２図は従来例に係るコントロ
ールゲートおよびブローティングゲート付きのＭＯＳト
ランジスタの構造を示す断面図である。 （１） 、 （８）・・・Ｐ型Ｓｉ基板、 （２）
、 （１４）・・・ソース、 （３） 、 ＜１５）
・・・ドレイン、 （４） 、 （６） 、 （１０
）。 （１２）・・・Ｓｉｎ、膜、 （５） 、 （１１）・
・・ブローティングゲート電極、 （７） 、 （９
）・・・コントロールゲート電極、 ＜１３）・・・
単結晶化Ｓｉ膜、 （１６）・・・チャネル領域。
Claims (1)
- （１）半導体基板に選択的に形成された不純物領域をコ
ントロールゲート電極とし、該半導体基板の上に形成さ
れた第１の絶縁膜をコントロールゲート用絶縁膜とし、
前記不純物領域に対向するように前記第１の絶縁膜の上
に形成された導電膜をフローティングゲート電極とし、
該導電膜を被覆する第２の絶縁膜をフローティングゲー
ト用絶縁膜とし、該第２の絶縁膜の上に形成された半導
体膜にソース、ドレインおよびチャネル領域を形成して
なることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11800887A JPS63283071A (ja) | 1987-05-14 | 1987-05-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11800887A JPS63283071A (ja) | 1987-05-14 | 1987-05-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63283071A true JPS63283071A (ja) | 1988-11-18 |
Family
ID=14725767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11800887A Pending JPS63283071A (ja) | 1987-05-14 | 1987-05-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63283071A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321286A (en) * | 1991-11-26 | 1994-06-14 | Nec Corporation | Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors |
| US5324677A (en) * | 1988-06-15 | 1994-06-28 | Seiko Instruments Inc. | Method of making memory cell and a peripheral circuit |
| US5929479A (en) * | 1996-10-21 | 1999-07-27 | Nec Corporation | Floating gate type non-volatile semiconductor memory for storing multi-value information |
-
1987
- 1987-05-14 JP JP11800887A patent/JPS63283071A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324677A (en) * | 1988-06-15 | 1994-06-28 | Seiko Instruments Inc. | Method of making memory cell and a peripheral circuit |
| US5321286A (en) * | 1991-11-26 | 1994-06-14 | Nec Corporation | Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors |
| US5929479A (en) * | 1996-10-21 | 1999-07-27 | Nec Corporation | Floating gate type non-volatile semiconductor memory for storing multi-value information |
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