JPH0851198A - 半導体装置 - Google Patents
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- JPH0851198A JPH0851198A JP18588594A JP18588594A JPH0851198A JP H0851198 A JPH0851198 A JP H0851198A JP 18588594 A JP18588594 A JP 18588594A JP 18588594 A JP18588594 A JP 18588594A JP H0851198 A JPH0851198 A JP H0851198A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 パンチスルー現象の発生を抑制する。
【構成】 ＭＯＳＦＥＴのソース１５とドレイン１６と
の間のシリコン基板１１の表面近傍であって、その内部
にシリコン酸化膜１７を形成し、シリコン酸化膜１７の
直上のシリコン基板１１表面上にゲート酸化膜１４とゲ
ート電極１３とを順次形成する。シリコン酸化膜１７
が、ドレイン１６側から広がったドレイン空乏層がソー
ス１５側へ広がることを抑える障壁となり、ソース空乏
層とドレイン空乏層がつながってパンチスルー現象が起
こることを抑制する。
の間のシリコン基板１１の表面近傍であって、その内部
にシリコン酸化膜１７を形成し、シリコン酸化膜１７の
直上のシリコン基板１１表面上にゲート酸化膜１４とゲ
ート電極１３とを順次形成する。シリコン酸化膜１７
が、ドレイン１６側から広がったドレイン空乏層がソー
ス１５側へ広がることを抑える障壁となり、ソース空乏
層とドレイン空乏層がつながってパンチスルー現象が起
こることを抑制する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型電界効果トラ
ンジスタ（以下、ＭＯＳＦＥＴという）の新規な半導体
装置の構造に関するものである。
ンジスタ（以下、ＭＯＳＦＥＴという）の新規な半導体
装置の構造に関するものである。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴの構造について、図
１０を用いて、Ｎチャンネル型を例に説明する。図１０
において、１はＰ型シリコン基板、２はフィールド酸化
膜、３は多結晶シリコン膜からなるゲート電極、４はゲ
ート酸化膜、５はソース（ｎ+型拡散層）、６はドレイ
ン（ｎ+型拡散層）である。
１０を用いて、Ｎチャンネル型を例に説明する。図１０
において、１はＰ型シリコン基板、２はフィールド酸化
膜、３は多結晶シリコン膜からなるゲート電極、４はゲ
ート酸化膜、５はソース（ｎ+型拡散層）、６はドレイ
ン（ｎ+型拡散層）である。
【０００３】このＭＯＳＦＥＴのゲート電極３に正電位
を与えると、ゲート電極３下のＰ型シリコン基板１表面
にチャンネルが形成され、ソース５とドレイン６とが導
通する。
を与えると、ゲート電極３下のＰ型シリコン基板１表面
にチャンネルが形成され、ソース５とドレイン６とが導
通する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳＦＥＴでは、ソース５とドレイン６との間隔を縮
小した場合、図１１に示すようにゲート電極３を０Ｖに
バイアスしてもソース５とドレイン６との間に電流が流
れてしまう現象（これをパンチスルーと呼ぶ）が起きる
という問題があった。これは、ソース５とドレイン６と
の間を短くした場合、図１１に示すように、ドレイン６
側の空乏層Ｋ6とソース５側の空乏層Ｋ5とがつながって
しまい、その結果、Ｐ型シリコン基板１内部にパンチス
ルー電流Ｉｐが流れてしまう現象である。パンチスルー
はＰ型シリコン基板１内部で発生するため、ゲート電極
３を０Ｖ（いわゆるＭＯＳＦＥＴをオフにした状態）に
バイアスしても止めることはできない。
ＭＯＳＦＥＴでは、ソース５とドレイン６との間隔を縮
小した場合、図１１に示すようにゲート電極３を０Ｖに
バイアスしてもソース５とドレイン６との間に電流が流
れてしまう現象（これをパンチスルーと呼ぶ）が起きる
という問題があった。これは、ソース５とドレイン６と
の間を短くした場合、図１１に示すように、ドレイン６
側の空乏層Ｋ6とソース５側の空乏層Ｋ5とがつながって
しまい、その結果、Ｐ型シリコン基板１内部にパンチス
ルー電流Ｉｐが流れてしまう現象である。パンチスルー
はＰ型シリコン基板１内部で発生するため、ゲート電極
３を０Ｖ（いわゆるＭＯＳＦＥＴをオフにした状態）に
バイアスしても止めることはできない。
【０００５】図１２にソース５とドレイン６の中間点に
おける基板深さ方向（ｘ方向）の電位Φを示す。ゲート
電位を０Ｖにした場合、Ｐ型シリコン基板１表面（ｘ≒
０）の電位はほぼ０Ｖになり、基板表面にチャンネルは
形成されない。しかし、基板内部は、ドレイン６側の空
乏層Ｋ6の影響を受けるので、徐々に電位が高くなり、
ある深さでピークを持つようになる。ＭＯＳＦＥＴが微
細化され、ソース５とドレイン６との間が縮小される
と、このピーク電位はソース５側のｐｎ接合を順方向に
バイアスできる大きさになる。これによって、ソース５
からＰ型シリコン基板１内部に向かって電子注入が起こ
り、パンチスルー電流Ｉｐが流れる。
おける基板深さ方向（ｘ方向）の電位Φを示す。ゲート
電位を０Ｖにした場合、Ｐ型シリコン基板１表面（ｘ≒
０）の電位はほぼ０Ｖになり、基板表面にチャンネルは
形成されない。しかし、基板内部は、ドレイン６側の空
乏層Ｋ6の影響を受けるので、徐々に電位が高くなり、
ある深さでピークを持つようになる。ＭＯＳＦＥＴが微
細化され、ソース５とドレイン６との間が縮小される
と、このピーク電位はソース５側のｐｎ接合を順方向に
バイアスできる大きさになる。これによって、ソース５
からＰ型シリコン基板１内部に向かって電子注入が起こ
り、パンチスルー電流Ｉｐが流れる。
【０００６】パンチスルーが起こると、ＭＯＳＦＥＴに
漏れ電流が流れる。このＭＯＳＦＥＴで大規模集積回路
装置（ＬＳＩ）を構成する場合、パンチスルーによる漏
れ電流が足し合わされる結果、非常に大きな電流が流れ
てしまうので、低消費電力のＬＳＩを作ることができな
い。また、ブートストラップ回路のように電荷を蓄積、
転送する回路の場合、パンチスルー現象が起こると電荷
が抜けてしまうので、回路動作が正常に機能しなくなる
というおそれがあった。
漏れ電流が流れる。このＭＯＳＦＥＴで大規模集積回路
装置（ＬＳＩ）を構成する場合、パンチスルーによる漏
れ電流が足し合わされる結果、非常に大きな電流が流れ
てしまうので、低消費電力のＬＳＩを作ることができな
い。また、ブートストラップ回路のように電荷を蓄積、
転送する回路の場合、パンチスルー現象が起こると電荷
が抜けてしまうので、回路動作が正常に機能しなくなる
というおそれがあった。
【０００７】このため、従来型のＭＯＳＦＥＴの構造で
は、ある程度以上の微細化を進めることができない欠点
があった。
は、ある程度以上の微細化を進めることができない欠点
があった。
【０００８】本発明は、上記課題を解決するもので、パ
ンチスルーの発生を抑制できるＭＯＳＦＥＴを提供する
ことを目的としている。
ンチスルーの発生を抑制できるＭＯＳＦＥＴを提供する
ことを目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、一導電型の半導体基板上に離
間して形成された逆導電型の一対の拡散層と、一対の拡
散層と、隣りの一対の拡散層に挟まれた半導体基板内に
形成された第一の絶縁膜と、半導体基板上に順次形成さ
れた第二の絶縁膜および導電膜とを備えている。
に本発明の半導体装置は、一導電型の半導体基板上に離
間して形成された逆導電型の一対の拡散層と、一対の拡
散層と、隣りの一対の拡散層に挟まれた半導体基板内に
形成された第一の絶縁膜と、半導体基板上に順次形成さ
れた第二の絶縁膜および導電膜とを備えている。
【００１０】また、拡散層が、導電膜に近接して形成さ
れた一対の低濃度拡散層と、低濃度拡散層に隣接しかつ
導電膜から離間して形成された一対の高濃度拡散層とか
らなる。
れた一対の低濃度拡散層と、低濃度拡散層に隣接しかつ
導電膜から離間して形成された一対の高濃度拡散層とか
らなる。
【００１１】また、第一の絶縁膜が、一対の拡散層に接
して形成されている。また、第一の絶縁膜が、一対の拡
散層に接して形成されている。
して形成されている。また、第一の絶縁膜が、一対の拡
散層に接して形成されている。
【００１２】
【作用】本発明の半導体装置によれば、半導体基板内部
に形成した絶縁膜の存在により、離間して形成された一
対の拡散層から発生するそれぞれの空乏層がつながるの
を遮る障壁となるため、パンチスルー現象が起こるのを
抑え、ＭＯＳＦＥＴのパンチスルー電流を抑制すること
ができる。
に形成した絶縁膜の存在により、離間して形成された一
対の拡散層から発生するそれぞれの空乏層がつながるの
を遮る障壁となるため、パンチスルー現象が起こるのを
抑え、ＭＯＳＦＥＴのパンチスルー電流を抑制すること
ができる。
【００１３】
【実施例】以下、本発明の一実施例における半導体装置
をＮチャンネル型ＭＯＳＦＥＴに適用した例について、
図１，図２を参照して説明する。
をＮチャンネル型ＭＯＳＦＥＴに適用した例について、
図１，図２を参照して説明する。
【００１４】図１は本発明のＭＯＳＦＥＴの要部断面図
である。図において、１１はＰ型シリコン基板、１２は
フィールド酸化膜、１３は多結晶シリコン膜からなるゲ
ート電極、１４はゲート酸化膜、１５，１６はゲート電
極１３に対して自己整合的に形成されたｎ+型拡散層か
らなるソースおよびドレイン、１７はゲート電極１３下
のＰ型シリコン基板１１内部に形成されたシリコン酸化
膜である。ここでシリコン酸化膜１７はＰ型シリコン基
板１１の表面より所望の深さの位置に、ソース１５およ
びドレイン１６より離間して形成している。
である。図において、１１はＰ型シリコン基板、１２は
フィールド酸化膜、１３は多結晶シリコン膜からなるゲ
ート電極、１４はゲート酸化膜、１５，１６はゲート電
極１３に対して自己整合的に形成されたｎ+型拡散層か
らなるソースおよびドレイン、１７はゲート電極１３下
のＰ型シリコン基板１１内部に形成されたシリコン酸化
膜である。ここでシリコン酸化膜１７はＰ型シリコン基
板１１の表面より所望の深さの位置に、ソース１５およ
びドレイン１６より離間して形成している。
【００１５】本実施例の場合、ゲート電極１３の長さ
（いわゆるゲート長）は０.８μｍ、シリコン酸化膜１
７はＰ型シリコン基板１１表面より深さ０.１μｍの位
置に、ソース１５からドレイン１６の方向に対する長さ
が０.３μｍ、Ｐ型シリコン基板１１の深さ方向に対し
て１μｍである。また、ゲート酸化膜１４の膜厚は０.
０１８μｍ、ｎ+型拡散層１５，１６の接合深さは０.３
μｍである。
（いわゆるゲート長）は０.８μｍ、シリコン酸化膜１
７はＰ型シリコン基板１１表面より深さ０.１μｍの位
置に、ソース１５からドレイン１６の方向に対する長さ
が０.３μｍ、Ｐ型シリコン基板１１の深さ方向に対し
て１μｍである。また、ゲート酸化膜１４の膜厚は０.
０１８μｍ、ｎ+型拡散層１５，１６の接合深さは０.３
μｍである。
【００１６】つぎに、本発明のパンチスルー抑制効果を
図２を用いて説明する。図２は図１に示した本発明のＭ
ＯＳＦＥＴの要部断面図をパンチスルー抑制効果につい
てわかりやすいように改めて記した図である。図２に示
すように、ゲート電位Ｖｇとソース電位Ｖｓを０Ｖに、
ドレイン電位Ｖｄを正にバイアスした場合、従来のＭＯ
ＳＦＥＴでは図１１で示したようにドレイン空乏層Ｋ6
がソース空乏層Ｋ5とつながっていたが、本発明のＭＯ
ＳＦＥＴではＰ型シリコン基板１１内部に形成されたシ
リコン酸化膜１７の存在が、ドレイン１６側から広がっ
たドレイン空乏層Ｋ16がソース１５側への広がりを抑え
る障壁となり、ソース空乏層Ｋ15とドレイン空乏層Ｋ16
がつながることを抑制することができる。
図２を用いて説明する。図２は図１に示した本発明のＭ
ＯＳＦＥＴの要部断面図をパンチスルー抑制効果につい
てわかりやすいように改めて記した図である。図２に示
すように、ゲート電位Ｖｇとソース電位Ｖｓを０Ｖに、
ドレイン電位Ｖｄを正にバイアスした場合、従来のＭＯ
ＳＦＥＴでは図１１で示したようにドレイン空乏層Ｋ6
がソース空乏層Ｋ5とつながっていたが、本発明のＭＯ
ＳＦＥＴではＰ型シリコン基板１１内部に形成されたシ
リコン酸化膜１７の存在が、ドレイン１６側から広がっ
たドレイン空乏層Ｋ16がソース１５側への広がりを抑え
る障壁となり、ソース空乏層Ｋ15とドレイン空乏層Ｋ16
がつながることを抑制することができる。
【００１７】上述したドレイン１６側から広がったドレ
イン空乏層Ｋ16がソース１５側への広がりを抑える障壁
となる効果は、シリコン酸化膜１７におけるＰ型シリコ
ン基板１１の深さ方向への長さが、図１２で示した電位
Φのピーク位置より小さすぎるとドレイン空乏層Ｋ16が
シリコン酸化膜１７の下方を回り込み、ソース空乏層Ｋ
15とつながってしまうため得られない。そこで、シリコ
ン酸化膜１７におけるＰ型シリコン基板１１の深さ方向
への長さは、ｎ+型拡散層１５，１６の接合深さ、Ｐ型
シリコン基板１１の基板濃度、ドレイン１６に印加され
るバイアスの最大値等を考慮にいれて設定することが重
要である。
イン空乏層Ｋ16がソース１５側への広がりを抑える障壁
となる効果は、シリコン酸化膜１７におけるＰ型シリコ
ン基板１１の深さ方向への長さが、図１２で示した電位
Φのピーク位置より小さすぎるとドレイン空乏層Ｋ16が
シリコン酸化膜１７の下方を回り込み、ソース空乏層Ｋ
15とつながってしまうため得られない。そこで、シリコ
ン酸化膜１７におけるＰ型シリコン基板１１の深さ方向
への長さは、ｎ+型拡散層１５，１６の接合深さ、Ｐ型
シリコン基板１１の基板濃度、ドレイン１６に印加され
るバイアスの最大値等を考慮にいれて設定することが重
要である。
【００１８】つぎに、本実施例の製造方法について、図
３〜図６を用いて説明する。まず、図３に示すようにＰ
型シリコン基板２１に選択酸化によりフィールド酸化膜
２２を形成した後、リソグラフィー技術とドライエッチ
ング技術を用いてＰ型シリコン基板２１に幅０.３μ
ｍ、深さ１μｍの孔２３を形成する。つぎに、図４に示
すように減圧化学気相成長法により膜厚０.２μｍ程度
のシリコン酸化膜２４を堆積し、孔２３を埋め込む。こ
の後、いわゆるエッチバック法により、Ｐ型シリコン基
板２１表面に堆積されたシリコン酸化膜２４を除去し、
孔２３内に埋め込まれたシリコン酸化膜２５のみを残す
ようにする。しかる後、Ｐ型シリコン基板２１とシリコ
ン酸化膜２５の表面にプラズマ化学気相成長法により膜
厚０.１μｍ程度のアモルファスシリコン膜２６を堆積
する。この場合、アモルファスシリコン膜１０は製膜中
に、ボロン等を添加しておき、形成されたアモルファス
シリコン膜２６がＰ型となるようにしておく。つぎに、
図５に示すように、５００℃以上の温度でアニールする
ことにより、Ｐ型シリコン基板２１を基板とした縦方向
固相成長および横方向固相成長によりＰ型シリコン基板
２１表面上とシリコン酸化膜２５上に形成されたアモル
ファスシリコン膜２６を単結晶化する。以後、図６に示
すようにＰ型シリコン基板２１に選択酸化によりフィー
ルド酸化膜２２を形成した後、通常のＮチャンネル型Ｍ
ＯＳＦＥＴの製造方法に従い、ゲート酸化膜２７、ゲー
ト電極２８を形成した後、ゲート電極２８に対して自己
整合的にｎ+型拡散層からなるソース２９およびドレイ
ン３０を形成することにより、本発明のＭＯＳＦＥＴを
形成することができる。
３〜図６を用いて説明する。まず、図３に示すようにＰ
型シリコン基板２１に選択酸化によりフィールド酸化膜
２２を形成した後、リソグラフィー技術とドライエッチ
ング技術を用いてＰ型シリコン基板２１に幅０.３μ
ｍ、深さ１μｍの孔２３を形成する。つぎに、図４に示
すように減圧化学気相成長法により膜厚０.２μｍ程度
のシリコン酸化膜２４を堆積し、孔２３を埋め込む。こ
の後、いわゆるエッチバック法により、Ｐ型シリコン基
板２１表面に堆積されたシリコン酸化膜２４を除去し、
孔２３内に埋め込まれたシリコン酸化膜２５のみを残す
ようにする。しかる後、Ｐ型シリコン基板２１とシリコ
ン酸化膜２５の表面にプラズマ化学気相成長法により膜
厚０.１μｍ程度のアモルファスシリコン膜２６を堆積
する。この場合、アモルファスシリコン膜１０は製膜中
に、ボロン等を添加しておき、形成されたアモルファス
シリコン膜２６がＰ型となるようにしておく。つぎに、
図５に示すように、５００℃以上の温度でアニールする
ことにより、Ｐ型シリコン基板２１を基板とした縦方向
固相成長および横方向固相成長によりＰ型シリコン基板
２１表面上とシリコン酸化膜２５上に形成されたアモル
ファスシリコン膜２６を単結晶化する。以後、図６に示
すようにＰ型シリコン基板２１に選択酸化によりフィー
ルド酸化膜２２を形成した後、通常のＮチャンネル型Ｍ
ＯＳＦＥＴの製造方法に従い、ゲート酸化膜２７、ゲー
ト電極２８を形成した後、ゲート電極２８に対して自己
整合的にｎ+型拡散層からなるソース２９およびドレイ
ン３０を形成することにより、本発明のＭＯＳＦＥＴを
形成することができる。
【００１９】つぎに、本発明の第２の実施例について、
図７を参照して説明する。図７は、本発明のＭＯＳＦＥ
Ｔの要部断面図である。図において、３１，３２はゲー
ト電極３３に対して自己整合的に形成されたｎ-型拡散
層であり、濃度は約２×１０1 8ｃｍ-3である。また、３
４はゲート電極３３の側壁に形成されたシリコン酸化膜
からなるサイドウォール、３５はソース、３６はドレイ
ンで、サイドウォール３４に対して自己整合的に形成さ
れたｎ+型拡散層である。３７はＰ型シリコン基板３８
内部に形成されたシリコン酸化膜である。
図７を参照して説明する。図７は、本発明のＭＯＳＦＥ
Ｔの要部断面図である。図において、３１，３２はゲー
ト電極３３に対して自己整合的に形成されたｎ-型拡散
層であり、濃度は約２×１０1 8ｃｍ-3である。また、３
４はゲート電極３３の側壁に形成されたシリコン酸化膜
からなるサイドウォール、３５はソース、３６はドレイ
ンで、サイドウォール３４に対して自己整合的に形成さ
れたｎ+型拡散層である。３７はＰ型シリコン基板３８
内部に形成されたシリコン酸化膜である。
【００２０】本実施例の場合、ゲート長は０.８μｍ、
シリコン酸化膜３７はＰ型シリコン基板３８表面より深
さ０.１μｍの位置に、ソース３５からドレイン３６の
方向に対する長さが０.３μｍ、Ｐ型シリコン基板３８
の深さ方向に対して１μｍである。また、ゲート酸化膜
３９の膜厚は０.０１８μｍ、ｎ+型拡散層３５，３６の
接合深さは０.３μｍである。第２の実施例で示したＭ
ＯＳＦＥＴでは、パンチスルー抑制効果、ドレイン構造
を低濃度拡散層と高濃度拡散層からなるＬＤＤ（Lightl
y Doped Drain）構造としたことで、ドレイン耐圧を向
上させることが可能となる。
シリコン酸化膜３７はＰ型シリコン基板３８表面より深
さ０.１μｍの位置に、ソース３５からドレイン３６の
方向に対する長さが０.３μｍ、Ｐ型シリコン基板３８
の深さ方向に対して１μｍである。また、ゲート酸化膜
３９の膜厚は０.０１８μｍ、ｎ+型拡散層３５，３６の
接合深さは０.３μｍである。第２の実施例で示したＭ
ＯＳＦＥＴでは、パンチスルー抑制効果、ドレイン構造
を低濃度拡散層と高濃度拡散層からなるＬＤＤ（Lightl
y Doped Drain）構造としたことで、ドレイン耐圧を向
上させることが可能となる。
【００２１】つぎに、本発明の第３の実施例について、
図８を参照して説明する。図８は、本発明のＭＯＳＦＥ
Ｔの要部断面図である。図において、４１はＰ型シリコ
ン基板４２内部に形成されたシリコン酸化膜であるが、
第１の実施例と異なるのはその一方の端がｎ+型拡散層
からなるソース４３に、他方の端が同じくｎ+型拡散層
からなるドレイン４４に接している点にある。
図８を参照して説明する。図８は、本発明のＭＯＳＦＥ
Ｔの要部断面図である。図において、４１はＰ型シリコ
ン基板４２内部に形成されたシリコン酸化膜であるが、
第１の実施例と異なるのはその一方の端がｎ+型拡散層
からなるソース４３に、他方の端が同じくｎ+型拡散層
からなるドレイン４４に接している点にある。
【００２２】本実施例の場合、ゲート長は０.８μｍ、
シリコン酸化膜４１はＰ型シリコン基板４２表面より深
さ０.１μｍの位置に、ソース４３からドレイン４４の
方向に対する長さが０.８μｍ、Ｐ型シリコン基板４２
の深さ方向に対して１μｍである。また、ゲート酸化膜
４５の膜厚は０.０１８μｍ、ｎ+型拡散層４３，４４の
接合深さは０.３μｍである。また、ゲート酸化膜４５
の膜厚は０.０１８μｍ、ｎ+型拡散層４３，４４の接合
深さは０.３μｍである。
シリコン酸化膜４１はＰ型シリコン基板４２表面より深
さ０.１μｍの位置に、ソース４３からドレイン４４の
方向に対する長さが０.８μｍ、Ｐ型シリコン基板４２
の深さ方向に対して１μｍである。また、ゲート酸化膜
４５の膜厚は０.０１８μｍ、ｎ+型拡散層４３，４４の
接合深さは０.３μｍである。また、ゲート酸化膜４５
の膜厚は０.０１８μｍ、ｎ+型拡散層４３，４４の接合
深さは０.３μｍである。
【００２３】本発明のＭＯＳＦＥＴでは、第１の実施例
の場合と同様にＰ型シリコン基板４２内部に形成された
酸化膜４１の存在が、ドレイン４４側から広がったドレ
イン空乏層がソース４３側への広がりを抑える障壁とな
る。このため、ソース空乏層とドレイン空乏層がつなが
ることを抑制することができる。さらに、本発明のＭＯ
ＳＦＥＴでは、Ｐ型シリコン基板４２においてゲート酸
化膜４５とシリコン酸化膜４１で挾まれた領域、すなわ
ちＭＯＳＦＥＴ動作時にチャンネルが形成される部分に
のみ注目すれば、疑似的ないわゆるＳＯＩ（Silicon On
Insulator）構造をとることがわかる。ＳＯＩの膜厚が
０.１μｍ以下と非常に薄い、いわゆる薄膜ＳＯＩトラ
ンジスタでは、例えばアイ. イー. イー. イー. トラン
ザクション オン エレクトロン デバイス ３６（１９８
９）第４９３頁〜第５０３頁（ＩＥＥＥ Trans. Electr
on Devices 36 (1989) PP493-503）に発表されているよ
うに、高いドレイン電流駆動力、良好なサブスレッショ
ルド特性等の優れたトランジスタ特性を有することが報
告されている。本実施例のＭＯＳＦＥＴは上述したよう
にチャンネルが形成される部分が、疑似的なＳＯＩ構造
をとり、しかもその膜厚を０.１μｍ程度に設定してあ
るので、参考例で示したのと同様な優れたトランジスタ
特性を得ることができる。すなわち、ゲート電極４６に
バイアスを印加すると、Ｐ型シリコン基板４２において
ゲート酸化膜４５とシリコン酸化膜４１で挾まれた領域
では、表面に反転層が形成される前にすべて空乏化す
る。このため、さらに印加されたバイアスは、ゲート酸
化膜４５を挟んだゲート電極４６とＰ型シリコン基板４
２の間、シリコン酸化膜４１を挟んだＰ型シリコン基板
４２の表面と内部との間の２つの部分に分割される。そ
の結果、チャンネル表面の垂直電界が小さくなり、キャ
リアの移動度が大きくなる。また、Ｐ型シリコン基板４
２においてゲート酸化膜４５とシリコン酸化膜４１で挾
まれた領域内のポテンシャルはＰ型シリコン基板４２の
深さ方向に対して平行に近くなる。このためゲート電極
４６に印加したバイアスでキャリア密度を制御しやすく
なり、良好なサブスレッショルド特性を有するという利
点を合わせ持つ。
の場合と同様にＰ型シリコン基板４２内部に形成された
酸化膜４１の存在が、ドレイン４４側から広がったドレ
イン空乏層がソース４３側への広がりを抑える障壁とな
る。このため、ソース空乏層とドレイン空乏層がつなが
ることを抑制することができる。さらに、本発明のＭＯ
ＳＦＥＴでは、Ｐ型シリコン基板４２においてゲート酸
化膜４５とシリコン酸化膜４１で挾まれた領域、すなわ
ちＭＯＳＦＥＴ動作時にチャンネルが形成される部分に
のみ注目すれば、疑似的ないわゆるＳＯＩ（Silicon On
Insulator）構造をとることがわかる。ＳＯＩの膜厚が
０.１μｍ以下と非常に薄い、いわゆる薄膜ＳＯＩトラ
ンジスタでは、例えばアイ. イー. イー. イー. トラン
ザクション オン エレクトロン デバイス ３６（１９８
９）第４９３頁〜第５０３頁（ＩＥＥＥ Trans. Electr
on Devices 36 (1989) PP493-503）に発表されているよ
うに、高いドレイン電流駆動力、良好なサブスレッショ
ルド特性等の優れたトランジスタ特性を有することが報
告されている。本実施例のＭＯＳＦＥＴは上述したよう
にチャンネルが形成される部分が、疑似的なＳＯＩ構造
をとり、しかもその膜厚を０.１μｍ程度に設定してあ
るので、参考例で示したのと同様な優れたトランジスタ
特性を得ることができる。すなわち、ゲート電極４６に
バイアスを印加すると、Ｐ型シリコン基板４２において
ゲート酸化膜４５とシリコン酸化膜４１で挾まれた領域
では、表面に反転層が形成される前にすべて空乏化す
る。このため、さらに印加されたバイアスは、ゲート酸
化膜４５を挟んだゲート電極４６とＰ型シリコン基板４
２の間、シリコン酸化膜４１を挟んだＰ型シリコン基板
４２の表面と内部との間の２つの部分に分割される。そ
の結果、チャンネル表面の垂直電界が小さくなり、キャ
リアの移動度が大きくなる。また、Ｐ型シリコン基板４
２においてゲート酸化膜４５とシリコン酸化膜４１で挾
まれた領域内のポテンシャルはＰ型シリコン基板４２の
深さ方向に対して平行に近くなる。このためゲート電極
４６に印加したバイアスでキャリア密度を制御しやすく
なり、良好なサブスレッショルド特性を有するという利
点を合わせ持つ。
【００２４】本実施例は、第１の実施例の製造方法の一
例について、図３〜図６を用いて説明した中で、孔８の
幅およびシリコン酸化膜９の膜厚を所望の値に変更する
だけでよく、同様な方法で製造することができる。
例について、図３〜図６を用いて説明した中で、孔８の
幅およびシリコン酸化膜９の膜厚を所望の値に変更する
だけでよく、同様な方法で製造することができる。
【００２５】つぎに、本発明の第４の実施例について、
図９を参照して説明する。図９は、本発明のＭＯＳＦＥ
Ｔの要部断面図を示す。ここで、５１，５２はゲート電
極５３に対して自己整合的に形成されたｎ-型拡散層で
あり、濃度は約２×１０18ｃｍ-3である。また、５４は
ゲート電極５３の側壁に形成されたシリコン酸化膜から
なるサイドウォール、５５はソース、５６はドレイン
で、サイドウォール５４に対して自己整合的に形成され
たｎ+型拡散層からなる。５７はＰ型シリコン基板５８
内部に形成されたシリコン酸化膜である。
図９を参照して説明する。図９は、本発明のＭＯＳＦＥ
Ｔの要部断面図を示す。ここで、５１，５２はゲート電
極５３に対して自己整合的に形成されたｎ-型拡散層で
あり、濃度は約２×１０18ｃｍ-3である。また、５４は
ゲート電極５３の側壁に形成されたシリコン酸化膜から
なるサイドウォール、５５はソース、５６はドレイン
で、サイドウォール５４に対して自己整合的に形成され
たｎ+型拡散層からなる。５７はＰ型シリコン基板５８
内部に形成されたシリコン酸化膜である。
【００２６】図９に示した場合、ゲート長は０.８μ
ｍ、シリコン酸化膜５７はＰ型シリコン基板５８表面よ
り深さ０.１μｍの位置に、ソース５５からドレイン５
６の方向に対する長さが０.８μｍ、Ｐ型シリコン基板
５８の深さ方向に対して１μｍである。また、ゲート酸
化膜５９の膜厚は０.０１８μｍ、ｎ+型拡散層５５，５
６の接合深さは０.３μｍである。第４の実施例で示し
たＭＯＳＦＥＴでは、パンチスルー抑制効果、ドレイン
電流駆動力の増加とともに、ドレイン構造を低濃度拡散
層と高濃度拡散層からなるＬＤＤ（Lightly Doped Drai
n）構造としたことで、ドレイン耐圧を向上させること
が可能となる。
ｍ、シリコン酸化膜５７はＰ型シリコン基板５８表面よ
り深さ０.１μｍの位置に、ソース５５からドレイン５
６の方向に対する長さが０.８μｍ、Ｐ型シリコン基板
５８の深さ方向に対して１μｍである。また、ゲート酸
化膜５９の膜厚は０.０１８μｍ、ｎ+型拡散層５５，５
６の接合深さは０.３μｍである。第４の実施例で示し
たＭＯＳＦＥＴでは、パンチスルー抑制効果、ドレイン
電流駆動力の増加とともに、ドレイン構造を低濃度拡散
層と高濃度拡散層からなるＬＤＤ（Lightly Doped Drai
n）構造としたことで、ドレイン耐圧を向上させること
が可能となる。
【００２７】なお、以上の実施例において、シリコン酸
化膜をシリコン窒化膜としてもよい。また、この発明を
Ｎチャンネル型ＭＯＳＦＥＴに適用した場合について例
示したが、この発明がＰチャンネル型ＭＯＳＦＥＴにも
適用できることはもちろんである。
化膜をシリコン窒化膜としてもよい。また、この発明を
Ｎチャンネル型ＭＯＳＦＥＴに適用した場合について例
示したが、この発明がＰチャンネル型ＭＯＳＦＥＴにも
適用できることはもちろんである。
【００２８】
【発明の効果】この発明によれば、微細化したＭＯＳＦ
ＥＴのパンチスルー現象を抑制できることができる。さ
らにＬＤＤ構造と組み合わせることでドレイン耐圧を向
上できる効果も有する。
ＥＴのパンチスルー現象を抑制できることができる。さ
らにＬＤＤ構造と組み合わせることでドレイン耐圧を向
上できる効果も有する。
【図１】本発明の第１の実施例のＭＯＳＦＥＴの構造を
説明するための要部断面図
説明するための要部断面図
【図２】本発明のＭＯＳＦＥＴのパンチスルー抑制効果
を説明するための図
を説明するための図
【図３】本発明の第１の実施例のＭＯＳＦＥＴの製造方
法を説明するための断面模式図
法を説明するための断面模式図
【図４】本発明の第１の実施例のＭＯＳＦＥＴの製造方
法を説明するための断面模式図
法を説明するための断面模式図
【図５】本発明の第１の実施例のＭＯＳＦＥＴの製造方
法を説明するための断面模式図
法を説明するための断面模式図
【図６】本発明の第１の実施例のＭＯＳＦＥＴの製造方
法を説明するための断面模式図
法を説明するための断面模式図
【図７】本発明の第２の実施例のＭＯＳＦＥＴの構造を
説明するための要部断面図
説明するための要部断面図
【図８】本発明の第３の実施例のＭＯＳＦＥＴの構造を
説明するための要部断面図
説明するための要部断面図
【図９】本発明の第４の実施例のＭＯＳＦＥＴの構造を
説明するための要部断面図
説明するための要部断面図
【図１０】従来のＭＯＳＦＥＴの要部断面図
【図１１】従来のＭＯＳＦＥＴのパンチスルー現象を説
明するための図
明するための図
【図１２】従来のＭＯＳＦＥＴのパンチスルー現象を説
明するための図
明するための図
【符号の説明】 １１ シリコン基板 １２ フィールド酸化膜 １３ ゲート電極 １４ ゲート酸化膜 １５ ソース １６ ドレイン １７ シリコン酸化膜
Claims (4)
- 【請求項１】 一導電型の半導体基板上に離間して形成
された逆導電型の一対の拡散層と、前記一対の拡散層
と、隣りの一対の拡散層に挟まれた前記半導体基板内に
形成された第一の絶縁膜と、前記半導体基板上に順次形
成された第二の絶縁膜および導電膜とを備えた半導体装
置。 - 【請求項２】 前記拡散層が、前記導電膜に近接して形
成された一対の低濃度拡散層と、前記低濃度拡散層に隣
接しかつ前記導電膜から離間して形成された一対の高濃
度拡散層とからなる請求項１記載の半導体装置。 - 【請求項３】 前記第一の絶縁膜が、前記一対の拡散層
に接して形成されたことを特徴とする請求項１記載の半
導体装置。 - 【請求項４】 前記第一の絶縁膜が、前記一対の拡散層
に接して形成されたことを特徴とする請求項２記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18588594A JPH0851198A (ja) | 1994-08-08 | 1994-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18588594A JPH0851198A (ja) | 1994-08-08 | 1994-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851198A true JPH0851198A (ja) | 1996-02-20 |
Family
ID=16178588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18588594A Pending JPH0851198A (ja) | 1994-08-08 | 1994-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851198A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403010B1 (ko) * | 1996-06-12 | 2004-05-24 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치,반도체집적장치및반도체장치의제조방법 |
| JP2004336052A (ja) * | 2003-05-02 | 2004-11-25 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| US6885066B2 (en) | 2003-08-20 | 2005-04-26 | Oki Electric Industry Co., Ltd. | SOI type MOSFET |
-
1994
- 1994-08-08 JP JP18588594A patent/JPH0851198A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403010B1 (ko) * | 1996-06-12 | 2004-05-24 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치,반도체집적장치및반도체장치의제조방법 |
| JP2004336052A (ja) * | 2003-05-02 | 2004-11-25 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| US6885066B2 (en) | 2003-08-20 | 2005-04-26 | Oki Electric Industry Co., Ltd. | SOI type MOSFET |
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