JPS63287095A - 低温焼成多層基板 - Google Patents
低温焼成多層基板Info
- Publication number
- JPS63287095A JPS63287095A JP62123035A JP12303587A JPS63287095A JP S63287095 A JPS63287095 A JP S63287095A JP 62123035 A JP62123035 A JP 62123035A JP 12303587 A JP12303587 A JP 12303587A JP S63287095 A JPS63287095 A JP S63287095A
- Authority
- JP
- Japan
- Prior art keywords
- fired
- components
- surface mounting
- layers
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
ハイブリッドＩＣ回路、高集積回路などに用いられる多
層基板に関するもので、表面実装部品の削減並びに高密
度化を目的とするものである。
層基板に関するもので、表面実装部品の削減並びに高密
度化を目的とするものである。
（従来の技術）
第２図に従来の多層基板を用いた回路構成例の断面を示
す。図中１０１は絶縁層、１０２は高誘電率絶縁層、１
１０は導体層、１２０はピアホール、１３０は表面実装
部品、１４０は半田付け；ＷＳを示す。
す。図中１０１は絶縁層、１０２は高誘電率絶縁層、１
１０は導体層、１２０はピアホール、１３０は表面実装
部品、１４０は半田付け；ＷＳを示す。
（発明が解決しようとする問題点）
第２図の例では、初めに、グリーンシート状の絶縁層１
０！、高誘電率絶縁層１０２のそれぞれに必要とするピ
アホール１２０、導体層１１０を形成し、それらを重ね
て焼成を行い多層基板を作製している。焼成完了基板は
その上に表面実装部品１３０を半田付けして機能部品と
なる。この例の中で、高誘電率絶縁層１０２は内蔵コン
デンサを形成させるための層で、上下対向している導体
層間でコンデンサを形成している。この方式では内蔵さ
せるコンデンサの容量は、導体電極面積又は高誘電率絶
縁層１０２の誘電率を選定することが必要であり、多種
類の容量に対応するには高誘電率絶縁層１０２を複数層
必要とする。また大容量のコンデンサを作るためには一
層の対向だけでは難しく、何層もの積層にする必要があ
り、さらにはトリミング等の調整が難しいために、出来
上がった値のバラツキも大きいものになる。
０！、高誘電率絶縁層１０２のそれぞれに必要とするピ
アホール１２０、導体層１１０を形成し、それらを重ね
て焼成を行い多層基板を作製している。焼成完了基板は
その上に表面実装部品１３０を半田付けして機能部品と
なる。この例の中で、高誘電率絶縁層１０２は内蔵コン
デンサを形成させるための層で、上下対向している導体
層間でコンデンサを形成している。この方式では内蔵さ
せるコンデンサの容量は、導体電極面積又は高誘電率絶
縁層１０２の誘電率を選定することが必要であり、多種
類の容量に対応するには高誘電率絶縁層１０２を複数層
必要とする。また大容量のコンデンサを作るためには一
層の対向だけでは難しく、何層もの積層にする必要があ
り、さらにはトリミング等の調整が難しいために、出来
上がった値のバラツキも大きいものになる。
（問題点を解決するための手段）
本発明はこうした欠点を解決するために、低温焼成多層
基板の任意の層に高温焼成チップ部品を内蔵させたもの
である。以下図面により詳細に説明する。
基板の任意の層に高温焼成チップ部品を内蔵させたもの
である。以下図面により詳細に説明する。
（実施例）
第１図は本発明の実施例で、多層基板を用いた回路構成
例を示す。図で第１図と相応する部分には、同一符号を
付しである。１０１は絶縁層、１０２は高誘電率絶縁層
、■！０は導体層、１２０はピアホール、１３０は表面
実装部品、１４０は半田付は部、１５０はチップコンデ
ンサである。本実施例ではグリーンシート状の絶縁層１
０１と、チップコンデンサ＋５０を中みに埋め込んだグ
リーンシート状の絶縁層１０１’の各々に、必要とする
ピアホール！２０、導体層１１０を形成し、重ねて焼結
を行い、多層基板を作成する。焼結完了基板はその上に
表面実装部品１３０を半田付けして機能部品となる。こ
の多層基板において、デツプコンデンサ１５０は一般に
使われている高温焼結のもので、既に焼結を完了して出
来上がっているものを埋め込む。例えば、セラミック材
料ではチップコンデンサか手数百度Ｃ程度、低温焼成多
層基板は６百度Ｃ−８百度Ｃ程度が一般的である。
例を示す。図で第１図と相応する部分には、同一符号を
付しである。１０１は絶縁層、１０２は高誘電率絶縁層
、■！０は導体層、１２０はピアホール、１３０は表面
実装部品、１４０は半田付は部、１５０はチップコンデ
ンサである。本実施例ではグリーンシート状の絶縁層１
０１と、チップコンデンサ＋５０を中みに埋め込んだグ
リーンシート状の絶縁層１０１’の各々に、必要とする
ピアホール！２０、導体層１１０を形成し、重ねて焼結
を行い、多層基板を作成する。焼結完了基板はその上に
表面実装部品１３０を半田付けして機能部品となる。こ
の多層基板において、デツプコンデンサ１５０は一般に
使われている高温焼結のもので、既に焼結を完了して出
来上がっているものを埋め込む。例えば、セラミック材
料ではチップコンデンサか手数百度Ｃ程度、低温焼成多
層基板は６百度Ｃ−８百度Ｃ程度が一般的である。
即ち、低温で焼成する多層基板では、高温焼成されたチ
ップコンデンサを内蔵させておいても、低温焼成時には
あまり影響を受けないことを利用することである。更に
このことは、内蔵されるコンデンサが部品として出来上
がっているものを使うため、容量値を自由に指定でき、
大小容量の混在も簡単に実現出来ることになる。また、
チップ抵抗なども同様に実施出来ることは明らかである
。
ップコンデンサを内蔵させておいても、低温焼成時には
あまり影響を受けないことを利用することである。更に
このことは、内蔵されるコンデンサが部品として出来上
がっているものを使うため、容量値を自由に指定でき、
大小容量の混在も簡単に実現出来ることになる。また、
チップ抵抗なども同様に実施出来ることは明らかである
。
（発明の効果）
以上説明したように、本発明は多層基板の任意の一層も
しくは複数の層に、チップコンデンサやチップ抵抗など
のチップ部品を埋め込むことにより、内蔵部品の定数の
選択を自由にし、表面実装部品の減少をもたらし、高密
度化を達成することを可能とする。
しくは複数の層に、チップコンデンサやチップ抵抗など
のチップ部品を埋め込むことにより、内蔵部品の定数の
選択を自由にし、表面実装部品の減少をもたらし、高密
度化を達成することを可能とする。
第１図は本発明の実施例の多層基板を使用した回路構成
例の断面図、第２図は従来の多層基板を使用した回路構
成例の断面図である。 １０１・・・絶縁層、１０１’ ・・・チップコンデ
ンサを埋め込んだ絶縁層、１０２・・・高誘電率絶縁層
、１１０・・・導体層、１２０・・・ピアホール、＋３
０・・・表面実装部品、１４０・・・半田付は部分、１
５０・・・チップコンデンサ。
例の断面図、第２図は従来の多層基板を使用した回路構
成例の断面図である。 １０１・・・絶縁層、１０１’ ・・・チップコンデ
ンサを埋め込んだ絶縁層、１０２・・・高誘電率絶縁層
、１１０・・・導体層、１２０・・・ピアホール、＋３
０・・・表面実装部品、１４０・・・半田付は部分、１
５０・・・チップコンデンサ。
Claims (1)
- 低温焼成多層基板において、その任意の一層あるいは
複数の層の中に高温焼成チップ部品を内蔵したことを特
徴とする低温焼成多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123035A JPS63287095A (ja) | 1987-05-19 | 1987-05-19 | 低温焼成多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123035A JPS63287095A (ja) | 1987-05-19 | 1987-05-19 | 低温焼成多層基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63287095A true JPS63287095A (ja) | 1988-11-24 |
Family
ID=14850597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62123035A Pending JPS63287095A (ja) | 1987-05-19 | 1987-05-19 | 低温焼成多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63287095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135195A (ja) * | 2004-11-08 | 2006-05-25 | Murata Mfg Co Ltd | セラミック多層基板の製造方法、並びにこの製造方法に用いられるセラミックグリーンシート |
-
1987
- 1987-05-19 JP JP62123035A patent/JPS63287095A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135195A (ja) * | 2004-11-08 | 2006-05-25 | Murata Mfg Co Ltd | セラミック多層基板の製造方法、並びにこの製造方法に用いられるセラミックグリーンシート |
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