JPS63287114A - Ｄａ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ〉産業上の利用分野 本発明は、Ｒ−２Ｒラダ一抵抗回路網を使用したＤＡ変
換回路に関する。

（ロ）従来の技術 従来、抵抗Ｒと２Ｒからなるラダー抵抗回路網を使用し
たＤＡ変換回路は、第５図のように構成される。即ち、
ｎビットのデジタル信号をＤＡ変換するものでは、ｎ−
１個の抵抗Ｒが直列接続され、この直列抵抗群の両端に
各々抵抗２Ｒが接地との間に設けられ、更に、抵抗Ｒの
直列接続点に抵抗２Ｒの一端が接続される。抵抗２Ｒの
他端には、インバータ（１）の出力が接続きれ、デジタ
ル信号の各々のビットに応じて接地電位あるいは電源電
圧■。が印加され、出力端子（２）から出力電圧ｖ０が
取り出きれる。デジタル信号Ａ、−Ａｎと出力電圧ｖ０
の関係は で表わされる。

上述のＲ−２Ｒラダ一抵抗回路網を用いたＤＡ変換回路
は、特開昭５６−３９６２９号公報に記載されている。

（ハ）発明が解決しようとする問題点 しかしながら、第５図に示されたＤＡ変換回路に於いて
、インバータ（１）をＣ−ＭＯＳで構成した場合、Ｐチ
〜ンネルＭＯ８とＮチャンネル間Ｏ８のオン抵抗（ΔＲ
とする）が、出力電圧Ｖ０の誤差の原因となっていた。

例えば、第５図の回路に於いて、３ビツトの場合に、Ａ
１−“１　、Ａ、＝“０”、Ａ３−“０”であるとき、
オン抵抗ΔＲを含めた等価回路は、第６図の如くなる。

第６図に於いて、抵抗（３）（４）（５）の合成値は、
との合成値を求めると 出力電圧Ｖ。を求めると、 となり、本来（１）式から求められる如＜Ｖｏ”’差が
発生してしまう。

第７図は３ビツトのＲ−２Ｒラダ一抵抗回路に於イテ、
ＶＤＤ＝　５．　ＯＶ　、　Ｒ＝　５　ＫΩとしタトき
の、デジタル信号入力対出力電圧ｖ０の特性図であり、
理論値とΔＲ−０，Ｉ　ＫΩ、及び、ΔＲ＝０．５にΩ
の出力電圧値を示している。

このように、抵抗２Ｒに接続きれたＣ−ＭＯＳインバー
タ（１）のオン抵抗により、出力電圧■。に誤差が発生
するため、高精度のＤＡ変換回路が得られない欠点を有
していた。

（ニ）問題点を解決するための手段 本発明は上述した点に鑑みて創作されたものであり、Ｒ
−２Ｒラダ一抵抗回路の抵抗２Ｒに接続されたスイッチ
ング手段の出力インピーダンスが対応するビットに応じ
て２ト１ΔＲ（Ｎは１〜デジタル入力のビット数ｎ１Δ
Ｒは最小出力インピーダンス）の関係を有し、且つ、直
列接続された抵抗Ｒに更に直列接読される抵抗２ＲにΔ
Ｒと２ｍ−１ΔＲのインピーダンス素子を挿入すること
により、スイッチング素子の出力インピーダンスの影響
が出力電圧Ｖ０に表われない高精度のＤＡ変換回路を提
供するものである。

（＊）作用 上述の手段によれば、デジタル入力信号のビットに応じ
て、スイッチング素子の出力インピーダンスが重み付け
されるため、誤差成分が打ち消され、出力電圧■。への
影響が無くなるのである。

（へ）実施例 第１図は本発明の実施例である。抵抗Ｒ（９）が直列接
続され、その直列接続群の末端に抵抗２Ｒ（１０）（１
１）が接続きれる。また、抵抗Ｒ（９）の各両端には抵
抗２Ｒ（１２）の一端が接続され、抵抗２Ｒ（１２）の
他端には、デジタル入力信号λ１．λ２・・・Ａｎが各
々印加されたインバータ（１３）の出力が接続される。

インバータ（１３）はＣ−ＭＯＳインバータであり、Ｎ
チャシネ４ＭＯ３とＰ　ｆ　’ｖ　ンネルＭｏｓのオン
抵抗は、各々デジタル入力信号λ１．Ｎ２・・・Ａｎに
対応して、ΔＲ，２ΔＲ、・２　”−’ΔＲと設定きれ
ている。更に、抵抗２Ｒ（１１）と接地間にはΔＲのイ
ンピーダンス素子（１４）が設けられ、また、抵抗２Ｒ
（１０）と接地間には２ｍ−１ΔＲのインピーダンス素
子（１５）が設けられている。

第１図に於いて、ｎ＝３とした３ビツトのＤＡ変換回路
の場合を例に説明する。

デジタル入力信号がＡ　ｔ　”“１　、　Ａ、＝“Ｑ　
ｎ。

Ａ、−“０”であるとき、第１図の回路は第２図の等価
回路で表わせる。抵抗（１６＞（１７）（１８）の合成
値は、２Ｒ＋２ΔＲであり、更に、抵抗（１９）（２０
）との合成値は２Ｒ＋ΔＲとなり、また、抵抗（２１）
との合成値はＲ十−ΔＲである。従って、出方型圧ｖ０
は となる。

一方、デジタル入力信号がＡ　Ｉ＝“０　、　Ａ、＝“
１”　、Ａ、＝“０”の場合、第１図の回路は、第３図
の等価回路となる。第３図に於いて、合成抵抗Ｒ８は（
４Ｒ＋ΔＲ）／２となり、合成抵抗Ｒ１は、２Ｒ＋２Δ
Ｒとなる。また、合成抵抗Ｒ。

とＲ１の合成値は、 （４Ｒ＋ΔＲ）（２Ｒ＋２ΔＲ）／（８Ｒ＋５ΔＲ）と
なり、全体の抵抗は、 （２Ｒ＋２ΔＲ）（１２Ｒ＋６ΔＲ）／（８Ｒ＋５ΔＲ
）となる。

従って、Ｎ点の電圧ｖＮは、 となり、出力電圧ｖ０は となる。

従って、第１図の回路では、出力電圧■。は理論値と一
致し、インバータ（１３）のオン抵抗の影響が出力電圧
■。に表れないのである。

第４図は、ＬＳＩ化に適した本発明の具体的な回路図で
あり、５ビツトのＤＡ変換回路の例である。

直列接続される抵抗Ｒは、ポリシリコンあるいは拡散抵
抗等によって形成される基本抵抗体く２２）で構成きれ
、更に、抵抗２Ｒは、基本抵抗体（２２）を２個直列接
続して構成される。抵抗２Ｒに接続されるインバータ（
１３’　）はＣ−ＭＯＳで構成され、Ｎチャンネル及び
ＰチャンネルＭＯ３のオン抵抗を２°−１ΔＲの関係と
するために、アドレス入力信号のλ、が印加されろイン
バータ（１３’）は、基本ＮチャンネルＭＯ３（２３）
と基本ＰチャンネルＭＯ３（２４）が各々１個直列接続
され、アドレス入力信号のλ４が印加されるインバータ
（１３’）は、基本ＮチャンネルＭＯ３（２３）と基本
ＰチャンネルＭＯ３（２４）が各々２個並列接続され、
同様にアドレス入力信号のλ、では各々４個、アドレス
入力信号に、では各々８個、アドレス入力信号Ａ、では
各々１６個の基本ＮチャンネルＭ　ＯＳ　（２３）と基
本ＰチャンネルＭＯ３（２４）が並列接続されている。

一方、直列接続された抵抗Ｒの一端に更に直列接続され
た抵抗２Ｒにはゲートが電源ｖＤＤに接続された基本Ｎ
チャンネルＭ　ＯＳ　（２３）が１個接地との間に設け
られてインピーダンス素子（１５’）が形成きれ、更に
抵抗Ｒの他端に直列接続された抵抗２Ｒにはゲートが電
源ＶＤＤに接続された基本ＮチャンネルＭＯ３（２３）
が１６個接地間に並列接続されてインピーダンス素子（
１４’）が形成される。

基本ＮチャンネルＭ　ＯＳ　（２３）及び基本Ｐチャン
ネルＭ　ＯＳ　（２４）は各々同一トランジスタサイズ
で構成されるため、１６個が各々並列接続されたインバ
ータ（１３’）のＰチャンネル及びＮチャンネルＭＯ３
のオン抵抗をΔＲとすれば、アドレス入力信号λ１．λ
＊＊　Ａｓ＊　Ａ４ｔ　Ａａが印加されるインバータ（
１３’）の出力インピーダンスの関係は、ΔＲ，２ΔＲ
，４ΔＲ，８ΔＲ２１６ΔＲとなる。

第４図の如く、インバータ（１３’）を構成するＮチャ
ンネルＭＯ８及びＰチャンネルＭＯ３を基本Ｎチャンネ
ルＭ　ＯＳ　（２３）と基本ＰチャンネルＭＯ８（２４
）の並列接続で構成することにより、２ｍ−１ΔＲの関
係を得ることができるのである。

（ト）発明の効果 上述の如く本発明によれば、インバータのオン抵抗が出
力電圧に影響を与えない高精度のＤＡ変換回路が得られ
るものであり、更に、ＬＳＩ化に適したものとなる。従
って、ＣＤやＤＡＴ等のデジタルオーディオ用のＬＳＩ
が高性能となる利点を有している。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図及び第３
図は所定のデジタル入力信号が印加されたときの等価回
路図、第４図は本発明の具体的回路図、第５図は従来例
を示す回路図、第６図は所定のデジタル入力信号が印加
されたときの第５図の等価回路図、第７図はデジタル入
力信号対出力重圧の特性図である。 （９）・・・抵抗Ｒ，（１０）（１１）（１２）・・・
抵抗２Ｒ１（１３）・・・インバータ、（１４）（１５
）・・・インピーダンス素子。

Claims (1)

【特許請求の範囲】
1. （１）直列接続された複数の抵抗Ｒと、該抵抗Ｒの各端
   に一端が接続され前記抵抗Ｒの２倍の抵抗値を有する抵
   抗２Ｒと、該抵抗２Ｒの他端にデジタル信号の各ビット
   に応じて接地電位あるいは基準電位を選択的に印加する
   スイッチング手段とを備えたＲ−２Ｒラダー抵抗型のＤ
   Ａ変換回路に於いて、前記スイッチング手段の出力イン
   ピーダンスが対応するビットに応じて２＾Ｎ＾−＾１Δ
   Ｒ（Ｎは１、２、３〜ｎ、ΔＲは最小インピーダンス）
   を有し、且つ、直列接続された複数の抵抗Ｒの両端に抵
   抗２Ｒを介してΔＲと２＾Ｎ＾−＾１ΔＲのインピーダ
   ンス素子を設けたことを特徴とするＤＡ変換回路。