JPS63288055A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63288055A JPS63288055A JP62123244A JP12324487A JPS63288055A JP S63288055 A JPS63288055 A JP S63288055A JP 62123244 A JP62123244 A JP 62123244A JP 12324487 A JP12324487 A JP 12324487A JP S63288055 A JPS63288055 A JP S63288055A
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- Japan
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- transistor
- antimony
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- Pending
Links
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、リニア素子としてのｉｉ１當の縦型トランジ
スタと、ロジック素子としての１２Ｌ （Ｉｎｔｅｇｒ
ａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）を同一半
導体基板上に形成した半導体装置に関する。
スタと、ロジック素子としての１２Ｌ （Ｉｎｔｅｇｒ
ａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）を同一半
導体基板上に形成した半導体装置に関する。
〈従来の技術〉
Ｔ２Ｌはバイポーラトランジスタと同一の製造工程で製
造でき、低消費電力で高速作動が可能であり高集積化に
通した構造を有することからデジタル信号部を１２Ｌで
構成し、電力増幅部など高電圧駆動を必要とするアナロ
グ信号部を通常の縦型トランジスタで構成した半導体装
置が知られている。第２図は、このような半導体装置の
従来の構造を示すものである。
造でき、低消費電力で高速作動が可能であり高集積化に
通した構造を有することからデジタル信号部を１２Ｌで
構成し、電力増幅部など高電圧駆動を必要とするアナロ
グ信号部を通常の縦型トランジスタで構成した半導体装
置が知られている。第２図は、このような半導体装置の
従来の構造を示すものである。
同図において共通のＰ型半導体基板１上に形成され、ア
イソレーションＮ２によって分離されたエピタキシャル
Ｆｉｉ３ａ、３ｂ内にはそれぞれリニア素子としての通
常の縦型トランジスタ４及びロジック素子としての１２
Ｌ５が形成されている。
イソレーションＮ２によって分離されたエピタキシャル
Ｆｉｉ３ａ、３ｂ内にはそれぞれリニア素子としての通
常の縦型トランジスタ４及びロジック素子としての１２
Ｌ５が形成されている。
縦型トランジスタ４は、ベース領域６、エミッタ領域７
及びコレクタ領域となるエピタキシャルＮ３ａとオーミ
ンクコンタクトを形成するために設けられたコレクタコ
ンタクト領域８とから構成されている。一方、ｌ２Ｌ５
はラテラルｐｎｐインジェクタトランジスタのエミッタ
領域９、逆方向動作をする縦型ｎｐｎマルチコレクタト
ランジス夕のベース領域ｌＯ及びそのコレクタ領域１１
．１１から構成されている。そしてエピタキシャル層３
ａ、３ｂの底部にはそれぞれ同一の不純物、例えばｓｂ
（アンチモン）あるいはＡｓ（砒素）を拡散した埋込み
Ｎ１２ａ 、１２ｂが設けられている。
及びコレクタ領域となるエピタキシャルＮ３ａとオーミ
ンクコンタクトを形成するために設けられたコレクタコ
ンタクト領域８とから構成されている。一方、ｌ２Ｌ５
はラテラルｐｎｐインジェクタトランジスタのエミッタ
領域９、逆方向動作をする縦型ｎｐｎマルチコレクタト
ランジス夕のベース領域ｌＯ及びそのコレクタ領域１１
．１１から構成されている。そしてエピタキシャル層３
ａ、３ｂの底部にはそれぞれ同一の不純物、例えばｓｂ
（アンチモン）あるいはＡｓ（砒素）を拡散した埋込み
Ｎ１２ａ 、１２ｂが設けられている。
〈考案が解決しようとする問題点〉
リニア素子としての通常の縦型トランジスタ４ではコレ
クタ領域であるエピタキシャルＨ３ａの伝導度を低くす
るためエピタキシャル成長時の不純物濃度を低くし、埋
込み層１２ａを形成するために拡散する不純物に拡散係
数の小さいものを選ぶことで埋込み層厚を小さくしてベ
ース、コレクタ接合における空乏層の伸びを大きくとれ
るようにして高耐圧を得ている。従って、１２Ｌ５の縦
型ｎｐｎマルチコレクタトランジスタのエミッタ領域で
あるエピタキシャル層３ｂの伝導度はエピタキシャル層
３ａのものと同じであるので、必然的に低くなり、マル
チコレクタトランジスタのエミッタ接地電流増幅率ｈｆ
ｅが低下するとともに周波数特性が悪化する。
クタ領域であるエピタキシャルＨ３ａの伝導度を低くす
るためエピタキシャル成長時の不純物濃度を低くし、埋
込み層１２ａを形成するために拡散する不純物に拡散係
数の小さいものを選ぶことで埋込み層厚を小さくしてベ
ース、コレクタ接合における空乏層の伸びを大きくとれ
るようにして高耐圧を得ている。従って、１２Ｌ５の縦
型ｎｐｎマルチコレクタトランジスタのエミッタ領域で
あるエピタキシャル層３ｂの伝導度はエピタキシャル層
３ａのものと同じであるので、必然的に低くなり、マル
チコレクタトランジスタのエミッタ接地電流増幅率ｈｆ
ｅが低下するとともに周波数特性が悪化する。
〈問題点を解決するための手段〉
リニア素子としての縦型トランジスタの下部にはアンチ
モンを拡散した第１の埋込み層を設けるとともに、ロジ
ック素子としての１２Ｌに対してはこれを構成するマル
チコレクタトランジスタのベース領域に接する砒素を拡
散した第２の埋込み層を設けた。
モンを拡散した第１の埋込み層を設けるとともに、ロジ
ック素子としての１２Ｌに対してはこれを構成するマル
チコレクタトランジスタのベース領域に接する砒素を拡
散した第２の埋込み層を設けた。
〈作用〉
アンチモン°は拡散係数が小さくエピタキシャル成長時
の湧き上がりが少ないので、第１の埋込み層は薄く形成
され、エピタキシャル層濃度を低く設定することで縦型
トランジスタの高耐圧が確保される。それに対しＩ２Ｌ
側の第２の埋込み眉はアンチモンと比べて拡散係数が大
きくエピタキシャル成長時の湧き上がりの多い砒素の拡
散により形成され、そのｒｒ１厚が大きくマルチコレク
タトランジスタのベース領域に接しているためエピタキ
シャルｒＭ’ｌｌｒ度に左右されずｈｆｅが向上する。
の湧き上がりが少ないので、第１の埋込み層は薄く形成
され、エピタキシャル層濃度を低く設定することで縦型
トランジスタの高耐圧が確保される。それに対しＩ２Ｌ
側の第２の埋込み眉はアンチモンと比べて拡散係数が大
きくエピタキシャル成長時の湧き上がりの多い砒素の拡
散により形成され、そのｒｒ１厚が大きくマルチコレク
タトランジスタのベース領域に接しているためエピタキ
シャルｒＭ’ｌｌｒ度に左右されずｈｆｅが向上する。
〈実施例〉
第１図は本発明の実施例を示す断面図である。
Ｐ型半導体基板１０の上に成長されたＮ−形エピタキシ
ャル層３０はＰ形アイソレージ四ン層２０により３０ａ
、 ３０ｂに分離され、それぞれにリニア素子として
の縦型ｎｐｎトランジスタ４０及びロジック素子として
のｌ２Ｌ５０が形成されている。ｎｐｎトランジスタ４
０は、Ｐ形ベース領域６０、Ｎ十形のエミッタ領域７０
及びコレクタコンタクト領域８０より構成され、一方１
２Ｌ５０はラテラルｐｎｐインジェクタトランジスタの
エミッタ領域９０、逆方向マルチコレクタトランジスタ
のベース領域１００及びコレクタ領域１１０で構成され
ている。これら各領域のうちベース領域６０、インジェ
クタトランジスタのエミッタ領域９０及びマルチコレク
タトランジスタのベース領域１００はエピタキシャル層
３０の成長後、ボロン拡散により同時に形成される。そ
して、画素子にはそれぞれ第１、第２の埋込み層１２０
、１３０が設けられている。これら埋込み層はエピタ
キシャル成長時にＮ十形不純物をデポジットあるいはイ
オン注入によって基板１０内に導入することによって形
成されるが、本発明では第１の埋込み層１２０の拡散不
純物としてアンチモンを用い、第２の埋込みｒＦ１１３
０の拡散不純物として拡散係数がアンチモンより大きい
砒素を用いている。
ャル層３０はＰ形アイソレージ四ン層２０により３０ａ
、 ３０ｂに分離され、それぞれにリニア素子として
の縦型ｎｐｎトランジスタ４０及びロジック素子として
のｌ２Ｌ５０が形成されている。ｎｐｎトランジスタ４
０は、Ｐ形ベース領域６０、Ｎ十形のエミッタ領域７０
及びコレクタコンタクト領域８０より構成され、一方１
２Ｌ５０はラテラルｐｎｐインジェクタトランジスタの
エミッタ領域９０、逆方向マルチコレクタトランジスタ
のベース領域１００及びコレクタ領域１１０で構成され
ている。これら各領域のうちベース領域６０、インジェ
クタトランジスタのエミッタ領域９０及びマルチコレク
タトランジスタのベース領域１００はエピタキシャル層
３０の成長後、ボロン拡散により同時に形成される。そ
して、画素子にはそれぞれ第１、第２の埋込み層１２０
、１３０が設けられている。これら埋込み層はエピタ
キシャル成長時にＮ十形不純物をデポジットあるいはイ
オン注入によって基板１０内に導入することによって形
成されるが、本発明では第１の埋込み層１２０の拡散不
純物としてアンチモンを用い、第２の埋込みｒＦ１１３
０の拡散不純物として拡散係数がアンチモンより大きい
砒素を用いている。
従って、エピタキシャル成長時の湧り上がり量に両埋込
み層間で差が生じ、第２の埋込みＦｉ １３０の層厚は
第１の埋込みＪｉｉ１２０のそれよりも厚くなっている
。なお、通常のバイポーラプロセスの中で用いられるも
のでアンチモンより、拡散係数の大きいＮ十形不純物と
してはＰ （リン）が知られているが、これはエピタキ
シャル成長中にガス化してエピタキシャル層全体に入り
込み、屓の濃度を設定値と異ならせるオートドープが生
じるので埋込み雇用不純物としては好ましくない。
み層間で差が生じ、第２の埋込みＦｉ １３０の層厚は
第１の埋込みＪｉｉ１２０のそれよりも厚くなっている
。なお、通常のバイポーラプロセスの中で用いられるも
のでアンチモンより、拡散係数の大きいＮ十形不純物と
してはＰ （リン）が知られているが、これはエピタキ
シャル成長中にガス化してエピタキシャル層全体に入り
込み、屓の濃度を設定値と異ならせるオートドープが生
じるので埋込み雇用不純物としては好ましくない。
〈発明の効果〉
リニア素子と１２Ｌを同一半導体基板上に形成した半導
体装置においてリニア素子の耐圧を損なうことなくロジ
ック素子としての１２１、のｈｆｅ及び周波数特性を向
上させることができる。
体装置においてリニア素子の耐圧を損なうことなくロジ
ック素子としての１２１、のｈｆｅ及び周波数特性を向
上させることができる。
第１図は本発明の実施例を示す断面図、第２図は従来例
を示す断面図である。 ２０・・・アイソレーション’Ｒ５３０ａ 、 ３０ｂ
・・・エピタキシャル層、４０・・・縦型トランジ
スタ、５０・・・Ｉ２Ｌ、１００ ・・・マルチコレ
クタトランジスタのベース領域、１２０ ・・・第１
の埋込み層、１３０ ・・・第２の埋込み石。
を示す断面図である。 ２０・・・アイソレーション’Ｒ５３０ａ 、 ３０ｂ
・・・エピタキシャル層、４０・・・縦型トランジ
スタ、５０・・・Ｉ２Ｌ、１００ ・・・マルチコレ
クタトランジスタのベース領域、１２０ ・・・第１
の埋込み層、１３０ ・・・第２の埋込み石。
Claims (1)
- （１）アイソレーション層で分離されたエピタキシャル
層の一方に縦型トランジスタを形成し、他方にＩ＾２Ｌ
を形成した半導体装置において、縦型トランジスタの下
部にアンチモンを拡散した第１の埋込み層を設けるとと
もに、Ｉ＾２Ｌを構成するマルチコレクタトランジスタ
のベース領域に接する砒素を拡散した第２の埋込み層を
設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123244A JPS63288055A (ja) | 1987-05-20 | 1987-05-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123244A JPS63288055A (ja) | 1987-05-20 | 1987-05-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63288055A true JPS63288055A (ja) | 1988-11-25 |
Family
ID=14855773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62123244A Pending JPS63288055A (ja) | 1987-05-20 | 1987-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63288055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02251171A (ja) * | 1989-03-24 | 1990-10-08 | Nec Yamagata Ltd | 半導体装置 |
| US7064416B2 (en) * | 2001-11-16 | 2006-06-20 | International Business Machines Corporation | Semiconductor device and method having multiple subcollectors formed on a common wafer |
-
1987
- 1987-05-20 JP JP62123244A patent/JPS63288055A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02251171A (ja) * | 1989-03-24 | 1990-10-08 | Nec Yamagata Ltd | 半導体装置 |
| US7064416B2 (en) * | 2001-11-16 | 2006-06-20 | International Business Machines Corporation | Semiconductor device and method having multiple subcollectors formed on a common wafer |
| US7303968B2 (en) | 2001-11-16 | 2007-12-04 | International Business Machines Corporation | Semiconductor device and method having multiple subcollectors formed on a common wafer |
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