JP2000200909A - 制御されたｄｉ／ｄｔを有するパワ―・スイッチ - Google Patents
制御されたｄｉ／ｄｔを有するパワ―・スイッチInfo
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
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- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
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- Thyristors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳまたはＩＧＢＴタイプの部品とサイリ
スタ・タイプの部品の並列アセンブリを含む制御された
ｄｉ／ｄｔを有するモノリシック・パワー・スイッチを
提供すること。 【解決手段】 ＩＧＢＴタイプの部品によって保証され
るスイッチの閉路段階中にサイリスタ・タイプの部品を
遮断する手段を含む。ＩＧＢＴタイプの部品は垂直マル
チセル構造を有し、サイリスタ・タイプの部品は垂直モ
ノセル構造を有する。
スタ・タイプの部品の並列アセンブリを含む制御された
ｄｉ／ｄｔを有するモノリシック・パワー・スイッチを
提供すること。 【解決手段】 ＩＧＢＴタイプの部品によって保証され
るスイッチの閉路段階中にサイリスタ・タイプの部品を
遮断する手段を含む。ＩＧＢＴタイプの部品は垂直マル
チセル構造を有し、サイリスタ・タイプの部品は垂直モ
ノセル構造を有する。
Description
【０００１】
【発明の属する技術分野】本発明は電力調整の分野に関
する。産業用機器および家庭用機器の動作を制御するた
めに、スイッチ・モードで動作する半導体パワー部品が
しばしば使用される。いわゆる導通角（または、位相
角）の制御が行われ、パワー・スイッチは、電源電圧の
全ての各半波の継続時間の一部でだけターンオンする。
そのような装置は、現在、家庭の照明の分野で照明を薄
暗くするために使用され、他の多くの用途でパワー・バ
リエータを形成するために使用されている。
する。産業用機器および家庭用機器の動作を制御するた
めに、スイッチ・モードで動作する半導体パワー部品が
しばしば使用される。いわゆる導通角（または、位相
角）の制御が行われ、パワー・スイッチは、電源電圧の
全ての各半波の継続時間の一部でだけターンオンする。
そのような装置は、現在、家庭の照明の分野で照明を薄
暗くするために使用され、他の多くの用途でパワー・バ
リエータを形成するために使用されている。
【０００２】
【従来の技術】位相角パワー調節には、比較的高い電圧
がスイッチの両端間に掛かっている間にスイッチが閉じ
ることによって、電源に向かって高調波を発生するとい
うよく知られている欠点がある。この高調波は電磁的な
外乱を引き起こし、重大な問題である。製造業者にその
ような外乱を発生しないように要求する様々な標準がつ
くられた。高調波を電源に向かって再注入しないように
する簡単な方法は、高調波をフィルタにかけることであ
る。しかし、バリエータに受動的なフィルタを追加する
ことは、大きさ、重さおよびコストの点から非常に不利
な条件である。このフィルタをなくすために、スイッチ
ング時の電流変化速度（ｄｉ／ｄｔ）を制御すること
で、根本から問題に取り組むことも考案された。サイリ
スタとトライアックは、その頑丈さ、破壊電圧、スイッ
チングが簡単なこと、およびオン状態の消費電力が少な
いことから、バリエータを製造するのに理想的な部品で
あるが、残念ながら、どちらもこのｄｉ／ｄｔの制御を
可能にすることができない。
がスイッチの両端間に掛かっている間にスイッチが閉じ
ることによって、電源に向かって高調波を発生するとい
うよく知られている欠点がある。この高調波は電磁的な
外乱を引き起こし、重大な問題である。製造業者にその
ような外乱を発生しないように要求する様々な標準がつ
くられた。高調波を電源に向かって再注入しないように
する簡単な方法は、高調波をフィルタにかけることであ
る。しかし、バリエータに受動的なフィルタを追加する
ことは、大きさ、重さおよびコストの点から非常に不利
な条件である。このフィルタをなくすために、スイッチ
ング時の電流変化速度（ｄｉ／ｄｔ）を制御すること
で、根本から問題に取り組むことも考案された。サイリ
スタとトライアックは、その頑丈さ、破壊電圧、スイッ
チングが簡単なこと、およびオン状態の消費電力が少な
いことから、バリエータを製造するのに理想的な部品で
あるが、残念ながら、どちらもこのｄｉ／ｄｔの制御を
可能にすることができない。
【０００３】このようにして、当技術分野では、パワー
部品１と２を並列に含む図１に概略を示すようなタイプ
のシステムを使用することが示された。部品１は、ター
ンオン時の電源電流の変動が制御電圧の変動に関連づけ
られるような部品、例えば、パワーＭＯＳトランジス
タ、または絶縁ゲート・バイポーラ・トランジスタ（Ｉ
ＧＢＴ）である。部品２は、いったんオンするとオン状
態電流降下が非常に小さいという利点があり、さらに流
れる電流が実質的にゼロになる時に自動的にターンオフ
するという利点があるサイリスタまたはトライアックの
ようなタイプの部品である。このようにして、部品１の
ようなタイプの部品でスイッチを閉じ、一方で部品２の
ようなタイプの部品でオン段階の大部分とターンオフを
保証するスイッチを作ることが試みられた。したがっ
て、ＭＯＳまたはＩＧＢＴタイプの第１の部品がターン
オンしたら、サイリスタ・タイプの第２の部品をターン
オンするために、制御回路３が設けられる。
部品１と２を並列に含む図１に概略を示すようなタイプ
のシステムを使用することが示された。部品１は、ター
ンオン時の電源電流の変動が制御電圧の変動に関連づけ
られるような部品、例えば、パワーＭＯＳトランジス
タ、または絶縁ゲート・バイポーラ・トランジスタ（Ｉ
ＧＢＴ）である。部品２は、いったんオンするとオン状
態電流降下が非常に小さいという利点があり、さらに流
れる電流が実質的にゼロになる時に自動的にターンオフ
するという利点があるサイリスタまたはトライアックの
ようなタイプの部品である。このようにして、部品１の
ようなタイプの部品でスイッチを閉じ、一方で部品２の
ようなタイプの部品でオン段階の大部分とターンオフを
保証するスイッチを作ることが試みられた。したがっ
て、ＭＯＳまたはＩＧＢＴタイプの第１の部品がターン
オンしたら、サイリスタ・タイプの第２の部品をターン
オンするために、制御回路３が設けられる。
【０００４】ＭＯＳ、またはＩＧＢＴタイプのパワー・
トランジスタがマルチセル構造を有する部品である場合
には、ＭＯＳ部品の各セルにサイリスタ機能を有する構
造を関連づけることが一般に試みられた。したがって、
全体の構造はマルチセル・タイプである。
トランジスタがマルチセル構造を有する部品である場合
には、ＭＯＳ部品の各セルにサイリスタ機能を有する構
造を関連づけることが一般に試みられた。したがって、
全体の構造はマルチセル・タイプである。
【０００５】
【発明が解決しようとする課題】本発明は、そのような
マルチセル・タイプの構造には様々な欠点があるという
本発明者の認識に基づいている。第１の欠点は、一定の
最大電流に対して、マルチセル・タイプのサイリスタの
表面は必ずモノセルのサイリスタよりも大きいことであ
る。他の欠点は、マルチセル部品の様々なセルの間の接
続を行うのが、モノセル部品よりもしばしば非常に困難
であり、そのためにメタライゼーションのレベルの数を
増やす必要があるということである。
マルチセル・タイプの構造には様々な欠点があるという
本発明者の認識に基づいている。第１の欠点は、一定の
最大電流に対して、マルチセル・タイプのサイリスタの
表面は必ずモノセルのサイリスタよりも大きいことであ
る。他の欠点は、マルチセル部品の様々なセルの間の接
続を行うのが、モノセル部品よりもしばしば非常に困難
であり、そのためにメタライゼーションのレベルの数を
増やす必要があるということである。
【０００６】したがって、本発明の１つの目的は、一定
の最大電流に対して最小表面の部品を得るために、マル
チセル・タイプのＭＯＳまたはＩＧＢＴトランジスタに
サイリスタ・タイプのモノセルのパワー部品を関連づけ
る制御されたｄｉ／ｄｔを有するスイッチの回路および
構造を提供することである。
の最大電流に対して最小表面の部品を得るために、マル
チセル・タイプのＭＯＳまたはＩＧＢＴトランジスタに
サイリスタ・タイプのモノセルのパワー部品を関連づけ
る制御されたｄｉ／ｄｔを有するスイッチの回路および
構造を提供することである。
【０００７】
【課題を解決するための手段】上記その他の目的を達成
するために、本発明は、ＭＯＳまたはＩＧＢＴタイプの
部品とサイリスタ・タイプの部品との並列アセンブリを
含む制御されたｄｉ／ｄｔを有するモノリシック・パワ
ー・スイッチであって、ＩＧＢＴタイプの部品によって
保証されるスイッチの閉路段階中にサイリスタ・タイプ
の部品を抑止する手段を含むモノリシック・パワー・ス
イッチを提供する。
するために、本発明は、ＭＯＳまたはＩＧＢＴタイプの
部品とサイリスタ・タイプの部品との並列アセンブリを
含む制御されたｄｉ／ｄｔを有するモノリシック・パワ
ー・スイッチであって、ＩＧＢＴタイプの部品によって
保証されるスイッチの閉路段階中にサイリスタ・タイプ
の部品を抑止する手段を含むモノリシック・パワー・ス
イッチを提供する。
【０００８】本発明の実施形態によれば、本スイッチ
は、裏面に第２の伝導型の領域を含む第１の伝導型の基
板中に形成される。この部品は、上面側に、垂直ＭＯＳ
またはＩＧＢＴタイプの第１のセル、垂直ＭＯＳまたは
ＩＧＢＴタイプの第２のセル、および、主サイリスタの
カソード領域と補助サイリスタのカソード領域を含む第
２の伝導型のカソード・ゲート・ウェルを含む。第２の
セルのカソード領域は、補助サイリスタのカソード領域
とカソード・ゲート領域に接続され、主サイリスタのカ
ソード領域とカソード・ゲート領域はカソード端子に接
続され、主サイリスタのカソード領域と補助サイリスタ
のカソード領域の間に含まれるウェルの領域は絶縁ゲー
トで覆われている。
は、裏面に第２の伝導型の領域を含む第１の伝導型の基
板中に形成される。この部品は、上面側に、垂直ＭＯＳ
またはＩＧＢＴタイプの第１のセル、垂直ＭＯＳまたは
ＩＧＢＴタイプの第２のセル、および、主サイリスタの
カソード領域と補助サイリスタのカソード領域を含む第
２の伝導型のカソード・ゲート・ウェルを含む。第２の
セルのカソード領域は、補助サイリスタのカソード領域
とカソード・ゲート領域に接続され、主サイリスタのカ
ソード領域とカソード・ゲート領域はカソード端子に接
続され、主サイリスタのカソード領域と補助サイリスタ
のカソード領域の間に含まれるウェルの領域は絶縁ゲー
トで覆われている。
【０００９】本発明の実施形態によれば、本スイッチ
は、裏面に第２の伝導型の領域を含む第１の伝導型の基
板中に形成される。この部品は、上面側に、垂直ＭＯＳ
またはＩＧＢＴタイプの第１のセル、および垂直ＭＯＳ
またはＩＧＢＴタイプの構造と垂直補助サイリスタ構造
を結合する第２のセルを含み、この第２のセルは第２の
伝導型の領域中に形成され第１の伝導型の２つのリング
を含み、第１のリングは第２のリングから第１の絶縁ゲ
ートで分離され前記領域の中心部にメタライゼーション
によって接続され、さらに第２のリングはその領域の周
囲から第１のセルのゲートに接続された第２の絶縁ゲー
トで分離されている。
は、裏面に第２の伝導型の領域を含む第１の伝導型の基
板中に形成される。この部品は、上面側に、垂直ＭＯＳ
またはＩＧＢＴタイプの第１のセル、および垂直ＭＯＳ
またはＩＧＢＴタイプの構造と垂直補助サイリスタ構造
を結合する第２のセルを含み、この第２のセルは第２の
伝導型の領域中に形成され第１の伝導型の２つのリング
を含み、第１のリングは第２のリングから第１の絶縁ゲ
ートで分離され前記領域の中心部にメタライゼーション
によって接続され、さらに第２のリングはその領域の周
囲から第１のセルのゲートに接続された第２の絶縁ゲー
トで分離されている。
【００１０】本発明の実施形態によれば、本スイッチ
は、サイリスタのバイアスに対して逆方向にバイアスさ
れた垂直ダイオードをさらに含む。
は、サイリスタのバイアスに対して逆方向にバイアスさ
れた垂直ダイオードをさらに含む。
【００１１】本発明の実施形態によれば、本抑止手段は
サイリスタのゲートとカソードの間に接続されたＭＯＳ
トランジスタを含む。
サイリスタのゲートとカソードの間に接続されたＭＯＳ
トランジスタを含む。
【００１２】本発明の実施形態によれば、本スイッチ
は、ＭＯＳトランジスタの自己バイアス手段を含む。
は、ＭＯＳトランジスタの自己バイアス手段を含む。
【００１３】本発明の前記の目的、特徴および利点を、
添付の図面に関連して特定の実施形態についての下記の
非限定的な説明で詳細に議論する。
添付の図面に関連して特定の実施形態についての下記の
非限定的な説明で詳細に議論する。
【００１４】
【発明の実施の形態】図２は、本発明による制御された
ｄｉ／ｄｔを有するスイッチの回路の例を示す。このス
イッチは、ＩＧＢＴタイプのパワー・トランジスタ１１
（絶縁ゲート・バイポーラ・トランジスタ）およびパワ
ー・サイリスタ１２を含む。２つの部品をアノードＡと
カソードＫの間に並列に接続する。サイリスタ１２のア
ノードとＩＧＢＴ１１のアノードをアノードＡに接続す
る。サイリスタ１２のカソードとＩＧＢＴ１１のカソー
ドをカソードＫに接続する。この実施形態で、ダイオー
ドＤをサイリスタ１２に対して逆並列に端子ＡとＫの間
に接続する。ＩＧＢＴ１１のゲートＧ１を第１の制御端
子に接続する。そのアノードがサイリスタ１２のアノー
ドに接続されそのカソードがサイリスタ１２のゲートに
接続されたパイロット・サイリスタ１３を含む制御回路
によって、部品１１と１２を相互に接続する。サイリス
タ１３のカソードをＭＯＳトランジスタＭを介してカソ
ードＫに接続する。ＭＯＳトランジスタＭのゲートＧ２
を第２の制御端子に接続する。サイリスタ１３のゲート
を第２のＩＧＢＴ１４を介してサイリスタ１３のアノー
ドに接続する。第２のＩＧＢＴ１４のゲートを端子Ｇ１
に接続する。部品Ｍ、１３および１４は低パワー部品で
あり、したがって、部品１１、１２およびＤに比べて小
さな表面の部品である。
ｄｉ／ｄｔを有するスイッチの回路の例を示す。このス
イッチは、ＩＧＢＴタイプのパワー・トランジスタ１１
（絶縁ゲート・バイポーラ・トランジスタ）およびパワ
ー・サイリスタ１２を含む。２つの部品をアノードＡと
カソードＫの間に並列に接続する。サイリスタ１２のア
ノードとＩＧＢＴ１１のアノードをアノードＡに接続す
る。サイリスタ１２のカソードとＩＧＢＴ１１のカソー
ドをカソードＫに接続する。この実施形態で、ダイオー
ドＤをサイリスタ１２に対して逆並列に端子ＡとＫの間
に接続する。ＩＧＢＴ１１のゲートＧ１を第１の制御端
子に接続する。そのアノードがサイリスタ１２のアノー
ドに接続されそのカソードがサイリスタ１２のゲートに
接続されたパイロット・サイリスタ１３を含む制御回路
によって、部品１１と１２を相互に接続する。サイリス
タ１３のカソードをＭＯＳトランジスタＭを介してカソ
ードＫに接続する。ＭＯＳトランジスタＭのゲートＧ２
を第２の制御端子に接続する。サイリスタ１３のゲート
を第２のＩＧＢＴ１４を介してサイリスタ１３のアノー
ドに接続する。第２のＩＧＢＴ１４のゲートを端子Ｇ１
に接続する。部品Ｍ、１３および１４は低パワー部品で
あり、したがって、部品１１、１２およびＤに比べて小
さな表面の部品である。
【００１５】図３は、図２の回路の別の説明図である。
それは、ダイオードＤ、サイリスタ１２、およびＭＯＳ
トランジスタＭを示す。ＩＧＢＴ１１、ＩＧＢＴ１４、
およびパイロット・サイリスタ１３のアセンブリを２つ
のカソードを有するＩＧＢＴ２１で置換え、その第１の
カソードは前の図面と同様に接続し、第２のカソードは
サイリスタ１２のゲートに直接接続する。
それは、ダイオードＤ、サイリスタ１２、およびＭＯＳ
トランジスタＭを示す。ＩＧＢＴ１１、ＩＧＢＴ１４、
およびパイロット・サイリスタ１３のアセンブリを２つ
のカソードを有するＩＧＢＴ２１で置換え、その第１の
カソードは前の図面と同様に接続し、第２のカソードは
サイリスタ１２のゲートに直接接続する。
【００１６】図２と図３の回路の動作を図４との関係で
説明する。図４は、ゲートＧ２の電圧Ｖｇ２、ゲートＧ
１の電圧Ｖｇ１、およびアノードＡとカソードＫの間の
電流ＩＡＫを示す。端子ＡとＫの間の電圧ＶＡＫの正の
半波を考える。
説明する。図４は、ゲートＧ２の電圧Ｖｇ２、ゲートＧ
１の電圧Ｖｇ１、およびアノードＡとカソードＫの間の
電流ＩＡＫを示す。端子ＡとＫの間の電圧ＶＡＫの正の
半波を考える。
【００１７】電源電圧の正の半波の始まりｔ０の僅かに
後の時間ｔ１に、トランジスタＭのゲートＧ２を制御し
てトランジスタＭをオンにする。その結果、サイリスタ
１２のゲートとカソードがショートし、このサイリスタ
はターンオンすることができない。時間ｔ１の後の所望
の導通角に従って選ばれた時間ｔ２に、トランジスタ１
１のゲートＧ１に電圧ランプを加える。その電圧ランプ
の勾配を制御して、所望のｄｉ／ｄｔを得る。例えば、
方形信号をＲＣフィルタに通すことで、このランプが得
られる（それは制御信号であるから、低電力である）。
端子Ｇ１の電圧が閾値Ｖｔｈを超えると直ちに、電流Ｉ
ＡＫが次第に増加し始め完全導通に対応する値になる。
次に、時間ｔ３に、ゲートＧ２の信号を遮断してトラン
ジスタＭをターンオフし、ＩＧＢＴ１４のカソード電流
（または、ＩＧＢＴ２１の補助カソードの電流）がサイ
リスタ１３（または、１２）をトリガする。一般に、サ
イリスタの電圧降下はＭＯＳまたはＩＧＢＴパワー・ト
ランジスタの電圧降下よりも小さいので、サイリスタ１
２がターンオンし、その導通がＩＧＢＴ１１または２１
の導通よりも優位になる。次に、時間ｔ４に、ゲートＧ
１の信号を遮断し、その結果、ＩＧＢＴ１１および１４
は決定的にターンオフする。このようにして、電圧Ｖ
ＡＫが非常に小さくなる時に、半波の終わりの時間ｔ５
で、電流ＩＡＫは閾値Ｉｈよりも小さくなり、サイリス
タは再びターンオフする。ゲートＧ１の電圧は、ＩＧＢ
Ｔが再びターンオンしないように、遮断する。
後の時間ｔ１に、トランジスタＭのゲートＧ２を制御し
てトランジスタＭをオンにする。その結果、サイリスタ
１２のゲートとカソードがショートし、このサイリスタ
はターンオンすることができない。時間ｔ１の後の所望
の導通角に従って選ばれた時間ｔ２に、トランジスタ１
１のゲートＧ１に電圧ランプを加える。その電圧ランプ
の勾配を制御して、所望のｄｉ／ｄｔを得る。例えば、
方形信号をＲＣフィルタに通すことで、このランプが得
られる（それは制御信号であるから、低電力である）。
端子Ｇ１の電圧が閾値Ｖｔｈを超えると直ちに、電流Ｉ
ＡＫが次第に増加し始め完全導通に対応する値になる。
次に、時間ｔ３に、ゲートＧ２の信号を遮断してトラン
ジスタＭをターンオフし、ＩＧＢＴ１４のカソード電流
（または、ＩＧＢＴ２１の補助カソードの電流）がサイ
リスタ１３（または、１２）をトリガする。一般に、サ
イリスタの電圧降下はＭＯＳまたはＩＧＢＴパワー・ト
ランジスタの電圧降下よりも小さいので、サイリスタ１
２がターンオンし、その導通がＩＧＢＴ１１または２１
の導通よりも優位になる。次に、時間ｔ４に、ゲートＧ
１の信号を遮断し、その結果、ＩＧＢＴ１１および１４
は決定的にターンオフする。このようにして、電圧Ｖ
ＡＫが非常に小さくなる時に、半波の終わりの時間ｔ５
で、電流ＩＡＫは閾値Ｉｈよりも小さくなり、サイリス
タは再びターンオフする。ゲートＧ１の電圧は、ＩＧＢ
Ｔが再びターンオンしないように、遮断する。
【００１８】図５は、カソード・ゲート・サイリスタで
はなくてアノード・ゲート・サイリスタを使用する本発
明の他の可能な実施形態を示す。この回路は、逆方向の
ダイオードＤを含む。主カソード・ゲート・サイリスタ
１２を主アノード・ゲート・サイリスタ３２で置き換え
る。カソード・ゲート・パイロット・サイリスタ１３を
アノード・ゲート・サイリスタ３３で置き換え、ＩＧＢ
Ｔ３１を使用し、そのアノードをパイロット・サイリス
タ３３のアノード・ゲートとしても使用する。パイロッ
ト・サイリスタのカソード・ゲートをＮチャネル・エン
ハンスメントＭＯＳトランジスタＭを介してそのカソー
ドに接続する。
はなくてアノード・ゲート・サイリスタを使用する本発
明の他の可能な実施形態を示す。この回路は、逆方向の
ダイオードＤを含む。主カソード・ゲート・サイリスタ
１２を主アノード・ゲート・サイリスタ３２で置き換え
る。カソード・ゲート・パイロット・サイリスタ１３を
アノード・ゲート・サイリスタ３３で置き換え、ＩＧＢ
Ｔ３１を使用し、そのアノードをパイロット・サイリス
タ３３のアノード・ゲートとしても使用する。パイロッ
ト・サイリスタのカソード・ゲートをＮチャネル・エン
ハンスメントＭＯＳトランジスタＭを介してそのカソー
ドに接続する。
【００１９】本発明の利点によれば、一方では図２と図
３で、他方では図５で説明する回路により、モノリシッ
ク部品の形での実現が可能になる。
３で、他方では図５で説明する回路により、モノリシッ
ク部品の形での実現が可能になる。
【００２０】図６は、図２または図３の回路の可能な実
現を示す。部品をＮ型シリコン・ウェーハＮ１に形成す
る。上面側で、このウェーハの周囲に完全に外側に面し
てＮ型リングＮ２を配置し、より内側でＰ型リングＰ２
をカソードＫに接続する。これは、従来の耐電圧装置で
ある。裏の表面側で、領域Ｎ２とＰ２の前方に高密度ド
ープのＰ型層Ｐ１を形成する。
現を示す。部品をＮ型シリコン・ウェーハＮ１に形成す
る。上面側で、このウェーハの周囲に完全に外側に面し
てＮ型リングＮ２を配置し、より内側でＰ型リングＰ２
をカソードＫに接続する。これは、従来の耐電圧装置で
ある。裏の表面側で、領域Ｎ２とＰ２の前方に高密度ド
ープのＰ型層Ｐ１を形成する。
【００２１】ダイオードＤは、前の表面側に形成された
領域Ｐ３に対応し、その領域Ｐ３の前方の裏の表面側に
高密度ドープＮ型領域Ｎ３を配置する。主サイリスタ１
２は、上面側でＰ型ウェルＰ４中に形成されたＮ型領域
Ｎ４を含む。裏の表面側に、以下で述べる全ての部品の
場合と同様に、Ｐ型領域Ｐ１がある。裏の表面の唯一の
Ｎ型領域は、上記のダイオードＤのカソード領域Ｎ３で
ある。このようにして、主サイリスタＮ４−Ｐ４−Ｎ１
−Ｐ１が形成された。補助サイリスタ１３は垂直サイリ
スタであり、そのカソードは同じくウェル４中に形成さ
れたＮ型領域Ｎ５に対応する。したがって、補助サイリ
スタ１３は、領域Ｎ５−Ｐ４−Ｎ１−Ｐ１を含む。領域
Ｎ４とＮ５の間の少なくとも領域Ｐ４の一部を絶縁ゲー
トＧ２で覆い、領域Ｎ４−Ｐ４−Ｎ５がＮチャネル・エ
ンハンスメントＭＯＳトランジスタＭに対応する。ＩＧ
ＢＴ１４はマルチセル部品であり、そのそれぞれのセル
が、従来と同様に、ウェルＰ６中に形成されたリング状
ソース領域Ｎ６を含む。領域Ｎ６とウェルＰ６の外側の
間のウェルＰ６の周囲を従来と同様にゲートＧ１で覆
う。したがって、裏の表面がＰ型層Ｐ１で覆われている
場合には、垂直ＩＧＢＴが形成され、そのカソードが領
域Ｐ６とＮ６の上に形成されたメタライゼーションに対
応し、そのゲートがメタライゼーションＧ１に対応し、
そのアノードが部品の裏側の表面に対応する。同様に、
主ＩＧＢＴ１１はセルを含み、そのそれぞれのセルが、
ウェルＰ７にリング状ソース領域Ｎ７を含む。
領域Ｐ３に対応し、その領域Ｐ３の前方の裏の表面側に
高密度ドープＮ型領域Ｎ３を配置する。主サイリスタ１
２は、上面側でＰ型ウェルＰ４中に形成されたＮ型領域
Ｎ４を含む。裏の表面側に、以下で述べる全ての部品の
場合と同様に、Ｐ型領域Ｐ１がある。裏の表面の唯一の
Ｎ型領域は、上記のダイオードＤのカソード領域Ｎ３で
ある。このようにして、主サイリスタＮ４−Ｐ４−Ｎ１
−Ｐ１が形成された。補助サイリスタ１３は垂直サイリ
スタであり、そのカソードは同じくウェル４中に形成さ
れたＮ型領域Ｎ５に対応する。したがって、補助サイリ
スタ１３は、領域Ｎ５−Ｐ４−Ｎ１−Ｐ１を含む。領域
Ｎ４とＮ５の間の少なくとも領域Ｐ４の一部を絶縁ゲー
トＧ２で覆い、領域Ｎ４−Ｐ４−Ｎ５がＮチャネル・エ
ンハンスメントＭＯＳトランジスタＭに対応する。ＩＧ
ＢＴ１４はマルチセル部品であり、そのそれぞれのセル
が、従来と同様に、ウェルＰ６中に形成されたリング状
ソース領域Ｎ６を含む。領域Ｎ６とウェルＰ６の外側の
間のウェルＰ６の周囲を従来と同様にゲートＧ１で覆
う。したがって、裏の表面がＰ型層Ｐ１で覆われている
場合には、垂直ＩＧＢＴが形成され、そのカソードが領
域Ｐ６とＮ６の上に形成されたメタライゼーションに対
応し、そのゲートがメタライゼーションＧ１に対応し、
そのアノードが部品の裏側の表面に対応する。同様に、
主ＩＧＢＴ１１はセルを含み、そのそれぞれのセルが、
ウェルＰ７にリング状ソース領域Ｎ７を含む。
【００２２】端子Ｋに接続された第１の上面メタライゼ
ーションで領域Ｐ２、Ｐ３、Ｎ４、およびＮ７〜Ｐ７を
覆う。また、メタライゼーションＫで、ゲートＧ２の反
対側のウェルＰ４の一部を覆う。外部供給源に接続され
ていない他の上面のメタライゼーションで、ウェルＰ６
とソースＮ６と同様に領域Ｎ５およびゲートＧ２から遠
く離れたウェルＰ４の一部も覆う。
ーションで領域Ｐ２、Ｐ３、Ｎ４、およびＮ７〜Ｐ７を
覆う。また、メタライゼーションＫで、ゲートＧ２の反
対側のウェルＰ４の一部を覆う。外部供給源に接続され
ていない他の上面のメタライゼーションで、ウェルＰ６
とソースＮ６と同様に領域Ｎ５およびゲートＧ２から遠
く離れたウェルＰ４の一部も覆う。
【００２３】留意すべきことであるが、図２のＩＧＢＴ
１１はウェルＰ７中に形成された多数のセルに対応し、
ＩＧＢＴ１４はウェルＰ６中に形成された少数のセルに
対応するが、サイリスタ１２と１３、ＭＯＳＭおよびダ
イオードＤはモノセルの部品である。
１１はウェルＰ７中に形成された多数のセルに対応し、
ＩＧＢＴ１４はウェルＰ６中に形成された少数のセルに
対応するが、サイリスタ１２と１３、ＭＯＳＭおよびダ
イオードＤはモノセルの部品である。
【００２４】ゲートＧ１とＧ２がバイアスされる時間ｔ
２から始まる初期段階で、ウェルＰ７に対応するセルは
導通している。ゲートＧ２をバイアスすることにより、
領域Ｎ４とＮ５は互いに接続されると考えられるので、
ウェルＰ６に対応するセルに関して、導通はアノードＡ
からソースＮ６を覆うメタライゼーションに、領域Ｎ５
に向かって、次に領域Ｎ４とカソードＫに向かって起き
る。この段階中にサイリスタの導通は抑止される。
２から始まる初期段階で、ウェルＰ７に対応するセルは
導通している。ゲートＧ２をバイアスすることにより、
領域Ｎ４とＮ５は互いに接続されると考えられるので、
ウェルＰ６に対応するセルに関して、導通はアノードＡ
からソースＮ６を覆うメタライゼーションに、領域Ｎ５
に向かって、次に領域Ｎ４とカソードＫに向かって起き
る。この段階中にサイリスタの導通は抑止される。
【００２５】ゲートＧ２がもはやバイアスされていない
時に、時間ｔ３から始まって、電流はゲートＧ２の下に
形成されたチャネルを介して領域Ｎ５からＮ４にもはや
流れることはできないが、領域Ｎ４とＮ５の下の領域Ｐ
４を通って閉じている。この電流は、引続いて、サイリ
スタＮ５−Ｐ４−Ｎ１−Ｐ１およびＮ４−Ｐ４−Ｎ１−
Ｐ１をトリガする。この後者のサイリスタがターンオン
する時間から、電流の大部分はそこを通って流れる。サ
イリスタのトリガを遅延したり、または抑止したりしな
いために、ＩＧＢＴのオン状態の抵抗は小さすぎないこ
とが必要である。
時に、時間ｔ３から始まって、電流はゲートＧ２の下に
形成されたチャネルを介して領域Ｎ５からＮ４にもはや
流れることはできないが、領域Ｎ４とＮ５の下の領域Ｐ
４を通って閉じている。この電流は、引続いて、サイリ
スタＮ５−Ｐ４−Ｎ１−Ｐ１およびＮ４−Ｐ４−Ｎ１−
Ｐ１をトリガする。この後者のサイリスタがターンオン
する時間から、電流の大部分はそこを通って流れる。サ
イリスタのトリガを遅延したり、または抑止したりしな
いために、ＩＧＢＴのオン状態の抵抗は小さすぎないこ
とが必要である。
【００２６】図７は、図６の回路の実施形態の非常に簡
略化された上面図である。同じ要素は、同じ参照で示さ
れている。この図面は、基本的に、要素Ｄ、１２、Ｍお
よび１３のモノセルの性質およびＩＧＢＴ１１と１４の
マルチセルの性質を示す働きをしている。ＩＧＢＴのセ
ルを非常に象徴的に黒い正方形で示す。ゲートＧ１は、
これらのセルの間を延びる。逆に、ゲートＧ２を領域Ｎ
４とＮ５の間を隔てる簡単な線の形で示す。
略化された上面図である。同じ要素は、同じ参照で示さ
れている。この図面は、基本的に、要素Ｄ、１２、Ｍお
よび１３のモノセルの性質およびＩＧＢＴ１１と１４の
マルチセルの性質を示す働きをしている。ＩＧＢＴのセ
ルを非常に象徴的に黒い正方形で示す。ゲートＧ１は、
これらのセルの間を延びる。逆に、ゲートＧ２を領域Ｎ
４とＮ５の間を隔てる簡単な線の形で示す。
【００２７】図８は、図５の回路のモノリシックの実施
形態を示す。部品の周囲、ダイオードＤ（Ｐ３−Ｎ１−
Ｎ３）および主サイリスタＮ４−Ｐ４−Ｎ１−Ｐ１は図
６と同じ構造である。同様に、セルＰ７〜Ｎ７の上表面
側に形成された主ＩＧＢＴは、図６のそれと全く同じで
ある。しかし、ＩＧＢＴからサイリスタまでの導通伝達
の中間回路は異なっている。その中間回路は、ウェルＰ
８中に形成され、このウェルに２つの連続したＮ型リン
グＮ８とＮ９を含む。領域Ｎ８とウェルＰ８の中心部分
を外部端子に接続されていないメタライゼーションに接
続し、一方で、領域Ｎ９をカソードＫに接続する。外の
リングＮ９の外側とウェルＰ８の外周の間の領域をゲー
トＧ１で覆う。リング領域Ｎ８とＮ９の間の間隔をゲー
トＧ２で覆う。ゲートＧ１とＧ２を、図４と図６に関係
して説明したように制御する。
形態を示す。部品の周囲、ダイオードＤ（Ｐ３−Ｎ１−
Ｎ３）および主サイリスタＮ４−Ｐ４−Ｎ１−Ｐ１は図
６と同じ構造である。同様に、セルＰ７〜Ｎ７の上表面
側に形成された主ＩＧＢＴは、図６のそれと全く同じで
ある。しかし、ＩＧＢＴからサイリスタまでの導通伝達
の中間回路は異なっている。その中間回路は、ウェルＰ
８中に形成され、このウェルに２つの連続したＮ型リン
グＮ８とＮ９を含む。領域Ｎ８とウェルＰ８の中心部分
を外部端子に接続されていないメタライゼーションに接
続し、一方で、領域Ｎ９をカソードＫに接続する。外の
リングＮ９の外側とウェルＰ８の外周の間の領域をゲー
トＧ１で覆う。リング領域Ｎ８とＮ９の間の間隔をゲー
トＧ２で覆う。ゲートＧ１とＧ２を、図４と図６に関係
して説明したように制御する。
【００２８】ゲートＧ１とＧ２がバイアスされる時に、
初期の状態で、前のように、セルＮ７〜Ｐ７に対応する
主ＩＧＢＴはオンであり、ウェルＰ８に対応するセルも
導通している。ゲートＧ２に加えられた信号を遮断する
時に、カソードＮ９とベースＰ８の間のショートがなく
なり、補助サイリスタＮ８−Ｐ８−Ｎ１−Ｐ１がターン
オンする。このサイリスタが主サイリスタに十分に近い
場合には、接合Ｐ１〜Ｎ１のレベルの注入により、この
場合にはアノードゲート・モードでトリガして、主サイ
リスタＮ４−Ｐ４−Ｎ１−Ｐ１をターンオンする結果に
なる。
初期の状態で、前のように、セルＮ７〜Ｐ７に対応する
主ＩＧＢＴはオンであり、ウェルＰ８に対応するセルも
導通している。ゲートＧ２に加えられた信号を遮断する
時に、カソードＮ９とベースＰ８の間のショートがなく
なり、補助サイリスタＮ８−Ｐ８−Ｎ１−Ｐ１がターン
オンする。このサイリスタが主サイリスタに十分に近い
場合には、接合Ｐ１〜Ｎ１のレベルの注入により、この
場合にはアノードゲート・モードでトリガして、主サイ
リスタＮ４−Ｐ４−Ｎ１−Ｐ１をターンオンする結果に
なる。
【００２９】図９は、図８の構造に近いが、主サイリス
タ制御がカソードゲート・タイプである構造を図示す
る。図９の構造は、ウェルＰ８が、多数のセルを形成す
る代わりに、ウェルＰ４の周辺の拡張を形成する構造の
図面に変更したものである。ウェルＰ４に、別個の周辺
領域Ｎ８とＮ９を形成し、領域Ｎ９が一番外の領域であ
る。絶縁ゲートＧ１が領域Ｎ９の外側でウェルＰ４の周
囲を覆う。領域Ｎ９をメタライゼーションＫに接続す
る。ゲートＧ２が領域Ｎ８とＮ９の間に延びる。領域Ｎ
４の側で、メタライゼーションで領域Ｎ８をウェルＰ４
に接続する。
タ制御がカソードゲート・タイプである構造を図示す
る。図９の構造は、ウェルＰ８が、多数のセルを形成す
る代わりに、ウェルＰ４の周辺の拡張を形成する構造の
図面に変更したものである。ウェルＰ４に、別個の周辺
領域Ｎ８とＮ９を形成し、領域Ｎ９が一番外の領域であ
る。絶縁ゲートＧ１が領域Ｎ９の外側でウェルＰ４の周
囲を覆う。領域Ｎ９をメタライゼーションＫに接続す
る。ゲートＧ２が領域Ｎ８とＮ９の間に延びる。領域Ｎ
４の側で、メタライゼーションで領域Ｎ８をウェルＰ４
に接続する。
【００３０】ゲートＧ１とＧ２でオン状態になる時に、
図９の構造の動作は図８のそれと似ている。ゲートＧ２
の信号が遮断された時に、カソードＮ９とベースＰ４の
間のショートが遮断され、結合サイリスタＮ９−Ｐ４−
Ｎ１−Ｐ１がターンオンする。次に、ベースＰ４にキャ
リアが発生することで、主サイリスタＮ４−Ｐ４−Ｎ１
−Ｐ１がターンオンするようになる。
図９の構造の動作は図８のそれと似ている。ゲートＧ２
の信号が遮断された時に、カソードＮ９とベースＰ４の
間のショートが遮断され、結合サイリスタＮ９−Ｐ４−
Ｎ１−Ｐ１がターンオンする。次に、ベースＰ４にキャ
リアが発生することで、主サイリスタＮ４−Ｐ４−Ｎ１
−Ｐ１がターンオンするようになる。
【００３１】図１０は、制御されたｄｉ／ｄｔを有する
双方向スイッチを形成するために、本発明による２つの
部品を端子Ａ１とＡ２の間に逆向きで直列接続したもの
を示す。この場合に、逆方向ダイオードＤを設けること
の利点は明らかである。前に説明した部品と同じように
バイアスされている上の部品は、主ＩＧＢＴ１−１、主
サイリスタ２−１、逆方向ダイオードＤ−１および前に
述べた方法のどちらかで形成される制御回路３−１を含
む。下の部品は対応する逆方向バイアスされた要素１−
２、２−２、３−２およびＤ−２を含む。このようにし
て、端子Ａ１が正の時に、導通はダイオードＤ−１を介
して、次に下の部品を介して行われる。端子Ａ１が負の
時には、接続はダイオードＤ−２を介して、次に上の部
品を介して行われる。
双方向スイッチを形成するために、本発明による２つの
部品を端子Ａ１とＡ２の間に逆向きで直列接続したもの
を示す。この場合に、逆方向ダイオードＤを設けること
の利点は明らかである。前に説明した部品と同じように
バイアスされている上の部品は、主ＩＧＢＴ１−１、主
サイリスタ２−１、逆方向ダイオードＤ−１および前に
述べた方法のどちらかで形成される制御回路３−１を含
む。下の部品は対応する逆方向バイアスされた要素１−
２、２−２、３−２およびＤ−２を含む。このようにし
て、端子Ａ１が正の時に、導通はダイオードＤ−１を介
して、次に下の部品を介して行われる。端子Ａ１が負の
時には、接続はダイオードＤ−２を介して、次に上の部
品を介して行われる。
【００３２】上記で、ＡＣ動作の場合に、それぞれが逆
並列ダイオードを含む２つの部品の逆向きの直列結合
を、図１０に関係して説明した。ＩＧＢＴトランジスタ
は、一般に、比較的高い逆方向電圧に耐えるのが困難で
あるから、このタイプの部品結合は現在好ましい。しか
し、技術の進歩によって、十分な逆方向破壊電圧を有す
るＩＧＢＴトランジスタを適正なコストで製造すること
が可能になれば、本発明による２つの部品を、逆方向ダ
イオードＤなしで逆並列に配置してＡＣ電流制御装置を
形成することが可能になるであろう。
並列ダイオードを含む２つの部品の逆向きの直列結合
を、図１０に関係して説明した。ＩＧＢＴトランジスタ
は、一般に、比較的高い逆方向電圧に耐えるのが困難で
あるから、このタイプの部品結合は現在好ましい。しか
し、技術の進歩によって、十分な逆方向破壊電圧を有す
るＩＧＢＴトランジスタを適正なコストで製造すること
が可能になれば、本発明による２つの部品を、逆方向ダ
イオードＤなしで逆並列に配置してＡＣ電流制御装置を
形成することが可能になるであろう。
【００３３】本発明の他の手段を図１１に概略的に図示
する。前記において、本発明によるスイッチは２つの制
御端子Ｇ１とＧ２を含み、制御端子Ｇ１はスイッチの導
通デューティ・サイクルを決定するために使用し、端子
Ｇ２は各半波の始まりにサイリスタ・タイプの部品を遮
断するためだけの機能端子である。本発明によるスイッ
チを形成するその他の部品を合体してモノリシック構造
に容易に一体化できる部品で、端子Ｇ２の信号を自動的
に供給することが示されるであろう。この機能を行う回
路の簡単化された例を図１１に示す。
する。前記において、本発明によるスイッチは２つの制
御端子Ｇ１とＧ２を含み、制御端子Ｇ１はスイッチの導
通デューティ・サイクルを決定するために使用し、端子
Ｇ２は各半波の始まりにサイリスタ・タイプの部品を遮
断するためだけの機能端子である。本発明によるスイッ
チを形成するその他の部品を合体してモノリシック構造
に容易に一体化できる部品で、端子Ｇ２の信号を自動的
に供給することが示されるであろう。この機能を行う回
路の簡単化された例を図１１に示す。
【００３４】図１１において、ダイオードＤは図２、図
３および図５のそれと同じであり、サイリスタＴｈは図
２のサイリスタ１２と１３、図３のサイリスタ１２、ま
たは図５のサイリスタ３２と３３を象徴的に示す。ＩＧ
ＢＴブロックは図２の要素１１と１４、図３の要素２
１、または図５の要素３１に対応する。図１１の回路の
独創性は、初期段階でサイリスタＴｈが導通しないよう
にするために使用するＭＯＳトランジスタＭのゲート端
子Ｇ２の接続方法である。本発明のこの他の手段によれ
ば、端子ＡとＫの間に加えられる各電圧半波の初期段階
でトランジスタＭをターンオンするための自己バイアス
装置に、ゲートＧ２を接続する。この自動バイアス装置
は、例えば図示されるように、端子ＡとＫの間にデプレ
ションＭＯＳトランジスタＭ１とツェナー・ダイオード
Ｚの直列接続を含む。トランジスタＭ１のゲートを端子
Ｋに接続する。このようにして、端子Ｋの電圧がゼロの
値からスタートし、増加し始めて、トランジスタＭ１が
導通し、トランジスタＭのゲートを充電する。電圧Ｖ
ＡＫがトランジスタＭの閾値電圧ＶｔｈＭよりも大きく
なると直ちに、このトランジスタが導通し、サイリスタ
Ｔｈのゲート−カソード接合をショートする。トランジ
スタＭのこのターンオンよりも前にトリガされることが
ないようにするために、このサイリスタは敏感過ぎては
いけない。ツェナー・ダイオードＺは保護機能を有し、
ゲートＭの電圧が所定の値を超えることが決してないよ
うにする。次に、前に述べたように、制御電圧がゲート
Ｇ１に加えられる時に、ＩＧＢＴトランジスタがターン
オンし、端子ＡとＫの間の電圧は小さな値に落ち、その
値は閾値電圧ＶｔｈＭよりも小さくなる。例として、Ｖ
ＡＫが１．５から２ボルト程度であるような飽和値にな
り、一方でＶｔｈＭは３から４ボルト程度の値に選ぶ。
次に、トランジスタＭのゲート−ソース・コンデンサが
ＭＯＳトランジスタＭ１の構造上の逆並列ダイオードｄ
１を介して放電し、これによって、トランジスタＭが遮
断され、サイリスタＴｈのゲートが給電されるようにな
り、先に述べたように、導通はＩＧＢＴではなくてサイ
リスタＴｈによって保証される。もちろん、この構造に
は様々な代替物があるだろう。例えば、デプレション・
トランジスタＭ１を非直線抵抗で置き換えてもよい。そ
の時には、実際の逆並列ダイオードｄ１を取付けること
が必要である。
３および図５のそれと同じであり、サイリスタＴｈは図
２のサイリスタ１２と１３、図３のサイリスタ１２、ま
たは図５のサイリスタ３２と３３を象徴的に示す。ＩＧ
ＢＴブロックは図２の要素１１と１４、図３の要素２
１、または図５の要素３１に対応する。図１１の回路の
独創性は、初期段階でサイリスタＴｈが導通しないよう
にするために使用するＭＯＳトランジスタＭのゲート端
子Ｇ２の接続方法である。本発明のこの他の手段によれ
ば、端子ＡとＫの間に加えられる各電圧半波の初期段階
でトランジスタＭをターンオンするための自己バイアス
装置に、ゲートＧ２を接続する。この自動バイアス装置
は、例えば図示されるように、端子ＡとＫの間にデプレ
ションＭＯＳトランジスタＭ１とツェナー・ダイオード
Ｚの直列接続を含む。トランジスタＭ１のゲートを端子
Ｋに接続する。このようにして、端子Ｋの電圧がゼロの
値からスタートし、増加し始めて、トランジスタＭ１が
導通し、トランジスタＭのゲートを充電する。電圧Ｖ
ＡＫがトランジスタＭの閾値電圧ＶｔｈＭよりも大きく
なると直ちに、このトランジスタが導通し、サイリスタ
Ｔｈのゲート−カソード接合をショートする。トランジ
スタＭのこのターンオンよりも前にトリガされることが
ないようにするために、このサイリスタは敏感過ぎては
いけない。ツェナー・ダイオードＺは保護機能を有し、
ゲートＭの電圧が所定の値を超えることが決してないよ
うにする。次に、前に述べたように、制御電圧がゲート
Ｇ１に加えられる時に、ＩＧＢＴトランジスタがターン
オンし、端子ＡとＫの間の電圧は小さな値に落ち、その
値は閾値電圧ＶｔｈＭよりも小さくなる。例として、Ｖ
ＡＫが１．５から２ボルト程度であるような飽和値にな
り、一方でＶｔｈＭは３から４ボルト程度の値に選ぶ。
次に、トランジスタＭのゲート−ソース・コンデンサが
ＭＯＳトランジスタＭ１の構造上の逆並列ダイオードｄ
１を介して放電し、これによって、トランジスタＭが遮
断され、サイリスタＴｈのゲートが給電されるようにな
り、先に述べたように、導通はＩＧＢＴではなくてサイ
リスタＴｈによって保証される。もちろん、この構造に
は様々な代替物があるだろう。例えば、デプレション・
トランジスタＭ１を非直線抵抗で置き換えてもよい。そ
の時には、実際の逆並列ダイオードｄ１を取付けること
が必要である。
【００３５】もちろん、本発明には、当業者に容易に思
い浮かぶ様々な変更、修正、および改良があるであろ
う。特に、先に述べた伝導型を全て逆にし、それに応じ
てバイアスを修正してもよい。さらに、上記のものと同
じ機能を保証するものであれば、先に述べたそれぞれの
部品の代わりに様々な知られている代替物を使用しても
よい。
い浮かぶ様々な変更、修正、および改良があるであろ
う。特に、先に述べた伝導型を全て逆にし、それに応じ
てバイアスを修正してもよい。さらに、上記のものと同
じ機能を保証するものであれば、先に述べたそれぞれの
部品の代わりに様々な知られている代替物を使用しても
よい。
【００３６】そのような変更、修正、および改良はこの
開示の一部であるとの意図であり、本発明の精神と範囲
内にあるとの意図である。従って、上記の説明は例とし
てだけのものであり、制限する意図ではない。本発明
は、特許請求の範囲およびその均等に定義されるように
のみ限定されるものである。
開示の一部であるとの意図であり、本発明の精神と範囲
内にあるとの意図である。従って、上記の説明は例とし
てだけのものであり、制限する意図ではない。本発明
は、特許請求の範囲およびその均等に定義されるように
のみ限定されるものである。
【図１】制御されたｄｉ／ｄｔを有するスイッチの一般
的な従来の略図を示す図である。
的な従来の略図を示す図である。
【図２】本発明が実施することを意図する回路を概略的
に示す図である。
に示す図である。
【図３】図２の回路の他の表現を示す図である。
【図４】本発明による部品の制御信号を示す図である。
【図５】本発明で実施することができる別の回路を示す
図である。
図である。
【図６】図２と図３の回路を実現するモノリシック部品
の実施形態の簡略化された断面を示す図である。
の実施形態の簡略化された断面を示す図である。
【図７】図６の部品の上面図の例を示す図である。
【図８】図５の回路を実施するモノリシック部品の実施
形態の簡略化された断面を示す図である。
形態の簡略化された断面を示す図である。
【図９】図２と図３の回路を実施するモノリシック部品
の他の実施形態の簡略化された断面を示す図である。
の他の実施形態の簡略化された断面を示す図である。
【図１０】本発明による２つのスイッチの逆向き直列ア
センブリを示す図である。
センブリを示す図である。
【図１１】本発明によるスイッチの他の制御を示す図で
ある。
ある。
１ ＭＯＳまたはＩＧＢＴタイプの部品 ２ サイリスタまたはトライアック・タイプの部品 ３ 制御回路 １１ ＩＧＢＴタイプのパワー・トランジスタ １２ パワー・サイリスタ １３ パイロット・サイリスタ １４ 第２のＩＧＢＴ ２１ ２つのカソードを有するＩＧＢＴ ３１ ＩＧＢＴ ３２ 主アノード・ゲート・サイリスタ ３３ アノード・ゲート・サイリスタ Ｋ カソード Ａ アノード Ｍ ＭＯＳトランジスタ Ｄ ダイオード Ｇ１ ゲート Ｇ２ ゲート ＶＡＫ アノード−カソード間の電圧 Ｚ ツェナー・ダイオード Ｔｈ サイリスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン−ルイ サンシェ フランス国， 31750 エスカルケン， シュマン デュ ペシ， 92番地 (72)発明者 ジャン−ピエール ロー フランス国， 81000 アルビ， リュ フランソワ セヴェール， ３番地 (72)発明者 マリー ブレイル フランス国， 31400 トゥールーズ， バティマン ３， シュマン デ マレシ ェ， 27番地 (72)発明者 パトリク オースタン フランス国， 31240 ル’ユニオン， リュ ドゥ カネート， ２番地 (72)発明者 エリク ベルニエ フランス国， 37390 メトライ， リュ ドゥ ラ ヴァレ， 26番地 (72)発明者 マチュー ロア フランス国， 37300 ジュー レ トゥ ール，リュ ドゥ ル’エギュー マリー ヌ， 16番地
Claims (6)
- 【請求項１】 ＭＯＳまたはＩＧＢＴタイプの部品（１
１、２１、３１）とサイリスタ・タイプの部品（１２、
１３）との並列アセンブリを含む制御されたｄｉ／ｄｔ
を有するモノリシック・パワー・スイッチであって、前
記ＩＧＢＴタイプの部品によって保証される前記スイッ
チの閉路段階中に前記サイリスタ・タイプの部品を抑止
する手段（Ｍ）を含み、前記ＩＧＢＴタイプの部品が垂
直マルチセル構造を有し、前記サイリスタ・タイプの部
品が垂直モノセル構造を有するモノリシック・パワー・
スイッチ。 - 【請求項２】 裏面に第２の伝導型の領域（Ｐ１）を含
む第１の伝導型の基板（Ｎ１）中に形成され、上面側
に、垂直ＭＯＳまたはＩＧＢＴタイプの第１のセル（Ｎ
７、Ｐ７）、垂直ＭＯＳまたはＩＧＢＴタイプの第２の
セル（Ｎ６、Ｐ６）、および主サイリスタのカソード領
域（Ｎ４）と補助サイリスタのカソード領域とを含む前
記第２の伝導型のカソード・ゲート・ウェル（Ｐ４）を
含み、前記第２のセルの前記カソード領域が前記補助サ
イリスタのカソード領域とカソード−ゲート領域に接続
され、前記主サイリスタのカソード領域とカソード−ゲ
ート領域がカソード端子（Ｋ）に接続され、前記主サイ
リスタと前記補助サイリスタのカソード領域の間に含ま
れるウェルの領域（Ｐ４）が絶縁ゲート（Ｇ２）で覆わ
れる請求項１に記載のモノリシック・パワー・スイッ
チ。 - 【請求項３】 裏面に第２の伝導型の領域（Ｐ１）を含
む第１の伝導型の基板（Ｎ１）中に形成され、上面側
に、垂直ＭＯＳまたはＩＧＢＴタイプの第１のセル（Ｎ
７、Ｐ７）、および垂直ＭＯＳまたはＩＧＢＴタイプの
構造と垂直補助サイリスタ構造とを結合するいくつかの
第２のセルを含み、これらの第２のセルが前記第２の伝
導型の領域（Ｐ８）中に形成され、前記第１の伝導型の
２つのリングを含み、前記第１のリング（Ｎ８）が第１
の絶縁ゲート（Ｇ２）で前記第２のリングから分離さ
れ、メタライゼーションで前記領域の中心部に接続さ
れ、前記第２のリング（Ｎ９）が、前記第１のセルのゲ
ートに接続された第２の絶縁ゲート（Ｇ１）で前記領域
の周囲から分離される請求項１に記載のモノリシック・
パワー・スイッチ。 - 【請求項４】 前記サイリスタのバイアスに対して逆方
向にバイアスされた垂直タイプのダイオード（Ｄ、Ｐ３
−Ｎ１−Ｎ３）をさらに含む請求項２または３に記載の
スイッチ。 - 【請求項５】 前記抑止する手段（Ｍ）が前記サイリス
タのゲートとカソードの間に接続されたＭＯＳトランジ
スタを含む請求項１に記載のモノリシック・パワー・ス
イッチ。 - 【請求項６】 ＭＯＳトランジスタの自己バイアス手段
（Ｍ１、Ｚ）を含む請求項５に記載のモノリシック・パ
ワー・スイッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9816771A FR2788166B1 (fr) | 1998-12-31 | 1998-12-31 | Interrupteur de puissance a di/dt controle |
| FR9816771 | 1998-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000200909A true JP2000200909A (ja) | 2000-07-18 |
| JP4608716B2 JP4608716B2 (ja) | 2011-01-12 |
Family
ID=9534796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36690699A Expired - Fee Related JP4608716B2 (ja) | 1998-12-31 | 1999-12-24 | 制御されたｄｉ／ｄｔを有するパワー・スイッチ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP1017103B1 (ja) |
| JP (1) | JP4608716B2 (ja) |
| DE (1) | DE69938814D1 (ja) |
| FR (1) | FR2788166B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8102025B2 (en) * | 2006-02-24 | 2012-01-24 | Denso Corporation | Semiconductor device having IGBT and diode |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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