JPS63289962A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS63289962A JPS63289962A JP62125567A JP12556787A JPS63289962A JP S63289962 A JPS63289962 A JP S63289962A JP 62125567 A JP62125567 A JP 62125567A JP 12556787 A JP12556787 A JP 12556787A JP S63289962 A JPS63289962 A JP S63289962A
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- parasitic
- circuit
- transistor
- bipolar transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は！Ｊ積回路装置の入力端子等に設けられ過大入
力電圧からその内部回路を保護する静電保護回路に関す
る。
力電圧からその内部回路を保護する静電保護回路に関す
る。
Ｂ０発明の概要
本発明は、集積回路装置の入力端子等に設けられる静電
保護回路において、入力端子にドレインが接続しソース
およびゲートに所定電圧が供給される電界効果型トラン
ジスタを具備し、該電界効果型トランジスタと並列接続
される寄生ラテラルバイポーラトランジスタと、上記電
界効果型トランジスタのチャンネルを形成する不純物領
域により寄生抵抗とが形成され、上記所定電圧の反対極
性の過大入力電圧に対し、上記寄生抵抗による電位差に
よって上記寄生ラテラルバイポーラトランジスタを動作
させることにより、その保３１能の向上を実現するもの
である。
保護回路において、入力端子にドレインが接続しソース
およびゲートに所定電圧が供給される電界効果型トラン
ジスタを具備し、該電界効果型トランジスタと並列接続
される寄生ラテラルバイポーラトランジスタと、上記電
界効果型トランジスタのチャンネルを形成する不純物領
域により寄生抵抗とが形成され、上記所定電圧の反対極
性の過大入力電圧に対し、上記寄生抵抗による電位差に
よって上記寄生ラテラルバイポーラトランジスタを動作
させることにより、その保３１能の向上を実現するもの
である。
Ｃ９従来の技術
集、積回路（ＩＣ）装置等においては、内部回路の破壊
を防止するための静電保護回路が入力端子に接続される
。
を防止するための静電保護回路が入力端子に接続される
。
第５図は静電保護回路の従来例の回路図であり、その静
電保護回路は、入力端子５４に一端が接続する抵抗５１
を有し、該抵抗５１の他端の接続点にダイオード５２の
正極とダイオード５３の負極が接続されている。ダイオ
ード５２の負極は電源電圧Ｖｄｃｉとされ、ダイオード
５３の正極は接地電圧Ｖｓｓとされている。そして、上
記接続点から所要の信号処理を行う内部回路５５に接続
する回路構成となっている。
電保護回路は、入力端子５４に一端が接続する抵抗５１
を有し、該抵抗５１の他端の接続点にダイオード５２の
正極とダイオード５３の負極が接続されている。ダイオ
ード５２の負極は電源電圧Ｖｄｃｉとされ、ダイオード
５３の正極は接地電圧Ｖｓｓとされている。そして、上
記接続点から所要の信号処理を行う内部回路５５に接続
する回路構成となっている。
Ｄ０発明が解決しようとする問題点
先ず、前述の静電保護回路の入力端子５４に電圧性のパ
ルスが印加された場合では、抵抗５１による電流制限効
果が有り、良好な保護が可能である。しかし、電流性の
パルスが印加された場合では、抵抗５１自体を大きくし
なければ電流制限効果を得ることができず、良好な保護
がなされない。
ルスが印加された場合では、抵抗５１による電流制限効
果が有り、良好な保護が可能である。しかし、電流性の
パルスが印加された場合では、抵抗５１自体を大きくし
なければ電流制限効果を得ることができず、良好な保護
がなされない。
この場合、例えば３にΩ程度の大きな値の抵抗を多結晶
シリコン層或いは拡散で形成しようとすると、その分だ
け抵抗の面積が増大し、チップレイアウトや千ンプ面積
に悪影響を与えることになり、高密度化の傾向に反ｒる
。また、高速メモリにおいては、増大した抵抗の面積の
分だけ入力抵抗と入力容量が増大し、それが動作の遅延
（数ナノ秒程度）につながることになる。
シリコン層或いは拡散で形成しようとすると、その分だ
け抵抗の面積が増大し、チップレイアウトや千ンプ面積
に悪影響を与えることになり、高密度化の傾向に反ｒる
。また、高速メモリにおいては、増大した抵抗の面積の
分だけ入力抵抗と入力容量が増大し、それが動作の遅延
（数ナノ秒程度）につながることになる。
また、大容量メモリにおい・工は、歩留りを上げるため
に冗長回路が使用されるが、使用したチップに関して冗
長回路を使用したか否かを後日検査するために、チップ
には所謂ロールコール回路が形成される。このロールコ
ール回路は、例えば第６図に示すような構成を有し、直
列接続される複数のダイオード６１ａ、６１ｂ、−，６
１ｘとそのダイオード列の端部に配された１つのＮＭＯ
Ｓトランジスタ６２とにより構成される。そして、冗長
回路の使用の有無に応じて上記ＭＯ３）ランジスタロ２
のゲート６３に信号が加わり、入力端子５４に通常の電
圧以上の高電圧を加えて、上記使用の有無が検出される
。ところが、このよ°うなロールコール回路を前述の静
電保護回路（第５図参照）と組み合わせて回路を構成し
た場合には、読み出しのための高電圧を印加したときに
、ダイオード５２に電流が流れ、ロールコール回路によ
る読み出しが不能となる。したがうて、従来のチップに
おいては、従来例の静電保護回路を使用することは出来
なかった。
に冗長回路が使用されるが、使用したチップに関して冗
長回路を使用したか否かを後日検査するために、チップ
には所謂ロールコール回路が形成される。このロールコ
ール回路は、例えば第６図に示すような構成を有し、直
列接続される複数のダイオード６１ａ、６１ｂ、−，６
１ｘとそのダイオード列の端部に配された１つのＮＭＯ
Ｓトランジスタ６２とにより構成される。そして、冗長
回路の使用の有無に応じて上記ＭＯ３）ランジスタロ２
のゲート６３に信号が加わり、入力端子５４に通常の電
圧以上の高電圧を加えて、上記使用の有無が検出される
。ところが、このよ°うなロールコール回路を前述の静
電保護回路（第５図参照）と組み合わせて回路を構成し
た場合には、読み出しのための高電圧を印加したときに
、ダイオード５２に電流が流れ、ロールコール回路によ
る読み出しが不能となる。したがうて、従来のチップに
おいては、従来例の静電保護回路を使用することは出来
なかった。
また、静電保護回路にＭＯＳ ）ランジスクを用いたと
きでは、ウェル領域等の寄生抵抗との間で次のような問
題がある。すなわち、微細化等や高速動作の要求から高
密度化を図り、チャンネル幅等のサイズを短くした時で
は、その結果として寄生抵抗（例えばウェル領域の抵抗
分）が逆に増大し、第７図に示すように、実線Ａで示す
理想的なブレークダウン特性から、その抵抗分の寄与に
よって、口中破線Ｂで示すようなブレークダウン特性を
示すようになる。すると、ある電流値に対するブレーク
ダウン電圧は増大することになるが、相対的に内部回路
を構成するＭＯＳ）ランジスタのゲート耐圧がその上昇
したブレークダウン電圧より低くなり、そのゲートにお
ける絶縁破壊等が生じることになって保護機能が失われ
るという問題が生ずることになる。
きでは、ウェル領域等の寄生抵抗との間で次のような問
題がある。すなわち、微細化等や高速動作の要求から高
密度化を図り、チャンネル幅等のサイズを短くした時で
は、その結果として寄生抵抗（例えばウェル領域の抵抗
分）が逆に増大し、第７図に示すように、実線Ａで示す
理想的なブレークダウン特性から、その抵抗分の寄与に
よって、口中破線Ｂで示すようなブレークダウン特性を
示すようになる。すると、ある電流値に対するブレーク
ダウン電圧は増大することになるが、相対的に内部回路
を構成するＭＯＳ）ランジスタのゲート耐圧がその上昇
したブレークダウン電圧より低くなり、そのゲートにお
ける絶縁破壊等が生じることになって保護機能が失われ
るという問題が生ずることになる。
そこで、本発明は、上述の問題点に鑑み、電圧電流の耐
性に優れ、且つロールコール回路にも用いることが可能
な静電保護回路の提供を目的とする。
性に優れ、且つロールコール回路にも用いることが可能
な静電保護回路の提供を目的とする。
Ｅ０問題点を解決するための手段
本発明は、入力端子にドレインが接続しソースおよびゲ
ートに所定電圧が供給される電界効果型トランジスタを
具備し、該電界効果型トランジスタと並列接続される寄
生ラテラルバイポーラトランジスタと、上記電界効果型
トランジスタのチャンネルを形成する不純物領域により
寄生抵抗とが形成され、上記所定電圧の反対極性の過大
入力電圧に対し、上記寄生抵抗による電位差によって、
上記寄生ラテラルバイポーラトランジスタを動作させて
なる静電保護回路により上述の問題点を解決する。
ートに所定電圧が供給される電界効果型トランジスタを
具備し、該電界効果型トランジスタと並列接続される寄
生ラテラルバイポーラトランジスタと、上記電界効果型
トランジスタのチャンネルを形成する不純物領域により
寄生抵抗とが形成され、上記所定電圧の反対極性の過大
入力電圧に対し、上記寄生抵抗による電位差によって、
上記寄生ラテラルバイポーラトランジスタを動作させて
なる静電保護回路により上述の問題点を解決する。
Ｆ８作用
電界効果型トランジスタのチャンネルを形成する不純物
領域によりなる寄生抵抗は、ブレークダウン特性を変動
させる（第７図参照）作用を有するが、本発明は、その
寄生抵抗を利用して、印加電圧を上げて行った場合に流
れ始める微小電流により電位差を生しさせる。この電位
差が寄生ラテラルバイポーラトランジスタのオン動作電
圧（例えば０．７Ｖ程度）となったときは、寄生ラテラ
ルバイポーラトランジスタのコレクターエミッタ間に大
電流が流れることになり、結果的に入力端子がローイン
ピーダンスとなって、’ＵＬ 流性ハルスにも強い構造
となる。これは、ＭＯＳトランジスタのみのブレークダ
ウン特性の変動（第７図の破線Ｂで示す。）を緩和して
、寄生ラテラルバイポーラトランジスタを介して電流を
リークさせることができることになる。その電圧制限は
、寄生ラテラルバイポーラトランジスタのコレクターヘ
ース間降伏電圧■ｃｍにより決定され、これがゲート耐
圧より低ければ、理想的なブレークダウン特性の如く高
電圧や高電流のパルスが加わった場合でも有効に内部の
素子が保護されることなる。
領域によりなる寄生抵抗は、ブレークダウン特性を変動
させる（第７図参照）作用を有するが、本発明は、その
寄生抵抗を利用して、印加電圧を上げて行った場合に流
れ始める微小電流により電位差を生しさせる。この電位
差が寄生ラテラルバイポーラトランジスタのオン動作電
圧（例えば０．７Ｖ程度）となったときは、寄生ラテラ
ルバイポーラトランジスタのコレクターエミッタ間に大
電流が流れることになり、結果的に入力端子がローイン
ピーダンスとなって、’ＵＬ 流性ハルスにも強い構造
となる。これは、ＭＯＳトランジスタのみのブレークダ
ウン特性の変動（第７図の破線Ｂで示す。）を緩和して
、寄生ラテラルバイポーラトランジスタを介して電流を
リークさせることができることになる。その電圧制限は
、寄生ラテラルバイポーラトランジスタのコレクターヘ
ース間降伏電圧■ｃｍにより決定され、これがゲート耐
圧より低ければ、理想的なブレークダウン特性の如く高
電圧や高電流のパルスが加わった場合でも有効に内部の
素子が保護されることなる。
また、本発明の静電保護回路は、過大入力電圧に対して
、上述のような作用から寄生ラテラルバイポーラトラン
ジスタが動作する。このため電界効果型トランジスタは
、単極性で良（、例えばＮＭＯ３若しくはＰＭＯ３）ラ
ンジスタだけの構成で良い。このため前述のロールコー
ル回路に接続した場合であっても有効に動作させること
が可能である。
、上述のような作用から寄生ラテラルバイポーラトラン
ジスタが動作する。このため電界効果型トランジスタは
、単極性で良（、例えばＮＭＯ３若しくはＰＭＯ３）ラ
ンジスタだけの構成で良い。このため前述のロールコー
ル回路に接続した場合であっても有効に動作させること
が可能である。
Ｇ、実施例
本発明の好適な実施例を図面を参照しながら説明する。
・
まず、本実施例の静電保護回路の基本的な回路構成を第
１図に示す。本実施例の静電保護回路は、入力端子２と
所定の信号処理を行う内部回路３との間に接続される回
路であって、その入力端子２に接続されたＮＭＯ３）ラ
ンジスタ１と、寄生抵抗４と、寄生バイポーラトランジ
スタ（ラテラルバイポーラトランジスタ）５より構成さ
れている。
１図に示す。本実施例の静電保護回路は、入力端子２と
所定の信号処理を行う内部回路３との間に接続される回
路であって、その入力端子２に接続されたＮＭＯ３）ラ
ンジスタ１と、寄生抵抗４と、寄生バイポーラトランジ
スタ（ラテラルバイポーラトランジスタ）５より構成さ
れている。
上記ＮＭＯ３トランジスタ１は、そのドレインｌｄが上
記入力端子２と接続されており、ゲート１ｇおよびソー
スｉｓは接地電圧Ｖｓｓが供給されている。そのチャン
ネルは不純物ｊＪ域である例えばＰウェル領域により形
成され、そのＰウェル領域は上記寄生抵抗４を構成する
。二〇ＮＭＯＳトランジスタｌは、マイナス極性の過大
入力電圧に対しては、ドレインｌｄとチャンネル間がダ
イオードとして機能する。そして、接地電圧Ｖｓｓに対
して反対極性であるプラス極性の過大入力端子に対して
は、後述するような寄生バイポーラトランジスタ５がオ
ン動作し、静電保護を図ることができる。
記入力端子２と接続されており、ゲート１ｇおよびソー
スｉｓは接地電圧Ｖｓｓが供給されている。そのチャン
ネルは不純物ｊＪ域である例えばＰウェル領域により形
成され、そのＰウェル領域は上記寄生抵抗４を構成する
。二〇ＮＭＯＳトランジスタｌは、マイナス極性の過大
入力電圧に対しては、ドレインｌｄとチャンネル間がダ
イオードとして機能する。そして、接地電圧Ｖｓｓに対
して反対極性であるプラス極性の過大入力端子に対して
は、後述するような寄生バイポーラトランジスタ５がオ
ン動作し、静電保護を図ることができる。
上記寄生抵抗４は、上記ＮＭＯＳトランジスタ１のチャ
ンネルを形成する不純′ｖＡ８ｉ域である上記Ｐウェル
領域により形成され、このＰウェル領域には接地電圧Ｖ
ａｓが供給される。寄生抵抗４（ＲＷ）は、本発明にお
いて、微小電流（Ｉｃ、）により電位差（Ｒｗ・■６．
）を生じさせることができ、これによって上記寄生バイ
ポーラトランジスタ５をオン動作させることができる。
ンネルを形成する不純′ｖＡ８ｉ域である上記Ｐウェル
領域により形成され、このＰウェル領域には接地電圧Ｖ
ａｓが供給される。寄生抵抗４（ＲＷ）は、本発明にお
いて、微小電流（Ｉｃ、）により電位差（Ｒｗ・■６．
）を生じさせることができ、これによって上記寄生バイ
ポーラトランジスタ５をオン動作させることができる。
すなわち、換言すれば、寄生抵抗４は、寄生バイポーラ
トランジスタ壱オン動作電圧以上の電位差を生じさせる
抵抗値を有している。また、その抵抗値は寄生バイポー
ラトランジスタ５の動作開始電圧を定めるものとなる。
トランジスタ壱オン動作電圧以上の電位差を生じさせる
抵抗値を有している。また、その抵抗値は寄生バイポー
ラトランジスタ５の動作開始電圧を定めるものとなる。
上記寄生バイポーラトランジスタ５は、コレクタ５ｃが
上記入力端子２に接続し、ベース５ｂが上記ＮＭＯＳト
ランジスタ１のチャンネルおよび寄生抵抗４の一端に接
続する。そして、寄生バイポーラトランジスタ５のエミ
ッタは接地電圧Ｖｓｓが供給される構成となっている。
上記入力端子２に接続し、ベース５ｂが上記ＮＭＯＳト
ランジスタ１のチャンネルおよび寄生抵抗４の一端に接
続する。そして、寄生バイポーラトランジスタ５のエミ
ッタは接地電圧Ｖｓｓが供給される構成となっている。
しかし、これは等価回路上のものであって、コレクタ５
ｃは上記ＮＭＯ３）ランジスタ１のドレイン１ｄであり
、ベース５ｂはＮＭＯ３）ランジスタ１のチャンネル（
Ｐウェル）であす、エミッタ５ｅはＮＭＯＳトランジス
タｌのソース１ｓである。
ｃは上記ＮＭＯ３）ランジスタ１のドレイン１ｄであり
、ベース５ｂはＮＭＯ３）ランジスタ１のチャンネル（
Ｐウェル）であす、エミッタ５ｅはＮＭＯＳトランジス
タｌのソース１ｓである。
次に、このような静電保護回路の動作について説明する
。まず、マイナス極性の過大入力電圧に対しては、上述
のようにＮＭＯ３トランジスタ１のドレインｌｄとチャ
ンネル間のＰＮ接合によるダイオードによって回路の保
護がなされることになる。
。まず、マイナス極性の過大入力電圧に対しては、上述
のようにＮＭＯ３トランジスタ１のドレインｌｄとチャ
ンネル間のＰＮ接合によるダイオードによって回路の保
護がなされることになる。
次に、プラス極性の過大入力電圧に対しては、次のよう
に動作する。上記入力端子２に過大入力電圧が印加させ
た場合には、寄生バイポーラトランジスタのコレクタ５
ｃとベース５ｂ間にリーク電流ＩＣＢが流れることにな
る。このリーク電流Ｉｃｍは、ＮＭＯ３トランジスタ１
のドレインｌｄにおける微小な電流でもある。このリー
クｔａｌｃＢはＰウェルの寄生抵抗４に電位差（ＴＬ圧
降下）を生じさせる。この電位差の大きさは、Ｒｗ−１
ｃ。
に動作する。上記入力端子２に過大入力電圧が印加させ
た場合には、寄生バイポーラトランジスタのコレクタ５
ｃとベース５ｂ間にリーク電流ＩＣＢが流れることにな
る。このリーク電流Ｉｃｍは、ＮＭＯ３トランジスタ１
のドレインｌｄにおける微小な電流でもある。このリー
クｔａｌｃＢはＰウェルの寄生抵抗４に電位差（ＴＬ圧
降下）を生じさせる。この電位差の大きさは、Ｒｗ−１
ｃ。
（Ｒｗは寄生抵抗４の抵抗値）であり、これが寄生バイ
ポーラトランジスタ５のベース−エミッタ間電圧■、と
なる。そして、そのベース−エミッタ間電圧■、が当該
寄生バイポーラトランジスタ５のオン動作電圧（０，７
Ｖ程度）以上となれば、−寄生バイポーラトランジスタ
５がオン動作を行うことになる。このとき、寄生バイポ
ーラトランジスタ５に流れる電流＋ｃｚは、ｈＦｔｘＩ
ｃＢであって、非常に大きな電流値となる。このため電
流の集中による絶縁破壊等が生ずることが防止され、寄
生バイポーラトランジスタの動作によってゲート耐圧以
下で有効な静電破壊の防止がなされることになる。
ポーラトランジスタ５のベース−エミッタ間電圧■、と
なる。そして、そのベース−エミッタ間電圧■、が当該
寄生バイポーラトランジスタ５のオン動作電圧（０，７
Ｖ程度）以上となれば、−寄生バイポーラトランジスタ
５がオン動作を行うことになる。このとき、寄生バイポ
ーラトランジスタ５に流れる電流＋ｃｚは、ｈＦｔｘＩ
ｃＢであって、非常に大きな電流値となる。このため電
流の集中による絶縁破壊等が生ずることが防止され、寄
生バイポーラトランジスタの動作によってゲート耐圧以
下で有効な静電破壊の防止がなされることになる。
このように本実施例の静電保護回路においては、寄生バ
イポーラトランジスタ５の動作によって、過大入力電圧
に起因するＳｔｍをソース（エミンタ）側に流すことが
できるが、その電圧制限の値は、寄生バイポーラトラン
ジスタ５のコレクターヘース間降伏電圧ＶＣＩＩにより
決定され、これがゲート耐圧より低ければ、理想的なブ
レークダウン特性（第７図の実線Ａ）の如く高電圧や高
電流のパルスが加わった場合でも有効に内部の素子が保
護されることなる。
イポーラトランジスタ５の動作によって、過大入力電圧
に起因するＳｔｍをソース（エミンタ）側に流すことが
できるが、その電圧制限の値は、寄生バイポーラトラン
ジスタ５のコレクターヘース間降伏電圧ＶＣＩＩにより
決定され、これがゲート耐圧より低ければ、理想的なブ
レークダウン特性（第７図の実線Ａ）の如く高電圧や高
電流のパルスが加わった場合でも有効に内部の素子が保
護されることなる。
また、本実施例の静電保護回路は、形式的にはＮＭＯＳ
トランジスタのみで構成され、単極性である。このため
、第６図に示したようなロールコール回路を接続した場
合であっても、その読み出し動作のときに静電保護回路
のダイオードを介して電流が流れ、読み出し動作が不能
になることがない。したがって、本実施例の静電保護回
路を冗長回路を用いる大容量メモリ装置に用いて、確実
なロールコール回路の動作をさせることが可能となる。
トランジスタのみで構成され、単極性である。このため
、第６図に示したようなロールコール回路を接続した場
合であっても、その読み出し動作のときに静電保護回路
のダイオードを介して電流が流れ、読み出し動作が不能
になることがない。したがって、本実施例の静電保護回
路を冗長回路を用いる大容量メモリ装置に用いて、確実
なロールコール回路の動作をさせることが可能となる。
次に、第２図〜第４図を参照しながら、本実施例の静電
保護回路のレイアウトの一例について説明する。
保護回路のレイアウトの一例について説明する。
まず、第２Ｉ７Ｉに示すレイアウトは、本実施例の静電
保護回路の不純物領域およびコンタクトのレイアウトで
あり、ＮＭＯＳトランジスタｌと寄生抵抗４および寄生
バイポーラトランジスタ５が配置される構成であるが、
レイアウト上はＮＭＯＳトランジスタのみが配置される
。なお、第２図中、斜線部分は不純物領域上に被着形成
されるアルミ配線層とのコンタクト領域を示している。
保護回路の不純物領域およびコンタクトのレイアウトで
あり、ＮＭＯＳトランジスタｌと寄生抵抗４および寄生
バイポーラトランジスタ５が配置される構成であるが、
レイアウト上はＮＭＯＳトランジスタのみが配置される
。なお、第２図中、斜線部分は不純物領域上に被着形成
されるアルミ配線層とのコンタクト領域を示している。
第２図に示すように、Ｎ型の基板（Ｎ −５ｕｂ） １
０に対して、略長方形状のＰウェル領域１１が形成され
、この略長方形状のＰウェル領域１１を僅かな間隅を空
けながら取り囲む形状でＮ゛型のガードリング領域１８
が形成されている。なお、ガードリング領域１８は図中
斜線部で示す領域１８ａがアルミ配線１ｔｉ１９との接
続領域であり、第４図に示すように、アルミ配ｖＡ［１
９は電ａ電圧■ｄｄを供給するアルミ配線ｊｌ！２２に
接続する。
０に対して、略長方形状のＰウェル領域１１が形成され
、この略長方形状のＰウェル領域１１を僅かな間隅を空
けながら取り囲む形状でＮ゛型のガードリング領域１８
が形成されている。なお、ガードリング領域１８は図中
斜線部で示す領域１８ａがアルミ配線１ｔｉ１９との接
続領域であり、第４図に示すように、アルミ配ｖＡ［１
９は電ａ電圧■ｄｄを供給するアルミ配線ｊｌ！２２に
接続する。
このＰウェル領域１１の図中（第２図）上半分は、ＮＭ
ＯＳトランジスタのソース、ゲート、ドレインが配設さ
れる領域であって、ウェルの左端部から形成されてウェ
ルの右端で略Ｕ状のループを描き再びウェルの左端部に
延在される細い配線１２は、ＮＭＯ３）ランジスタのゲ
ート電極である。このゲート電極は例えば多結晶シリコ
ンにより形成され、略Ｔ字状の延在部２１を介してアル
ミ配線層１６に接続される。この略横Ｕ字状のゲート電
極の配線１２の内部は、該配線１２とセルファラインで
形成されたＮＭＯＳトランジスタのドレイン領域１４で
あり、寄生バイポーラトランジスタのコレクタ傾城とも
なるＮ９型の不純物領域である。ドレイン領域１４は、
ドレイン領域の斜線部１４ａを介してアルミ配″＆？Ｉ
ＩＷ１５と接続する。一方、上記略＃！Ｕ字状のゲート
電極の配線１２の外側のＮ゛型の不純物領域は、同様に
配線１２とセルファラインで形成されたＮＭＯ３）ラン
ジスタのソース領域１３であり、寄生バイポーラトラン
ジスタのエミッタ領域としても動作することになる。こ
のソース領域１３は、平面上、細長い略コ字状の領域で
あって、ソース領域の斜線部１３ａを介してアルミ配線
層１６と接続する。
ＯＳトランジスタのソース、ゲート、ドレインが配設さ
れる領域であって、ウェルの左端部から形成されてウェ
ルの右端で略Ｕ状のループを描き再びウェルの左端部に
延在される細い配線１２は、ＮＭＯ３）ランジスタのゲ
ート電極である。このゲート電極は例えば多結晶シリコ
ンにより形成され、略Ｔ字状の延在部２１を介してアル
ミ配線層１６に接続される。この略横Ｕ字状のゲート電
極の配線１２の内部は、該配線１２とセルファラインで
形成されたＮＭＯＳトランジスタのドレイン領域１４で
あり、寄生バイポーラトランジスタのコレクタ傾城とも
なるＮ９型の不純物領域である。ドレイン領域１４は、
ドレイン領域の斜線部１４ａを介してアルミ配″＆？Ｉ
ＩＷ１５と接続する。一方、上記略＃！Ｕ字状のゲート
電極の配線１２の外側のＮ゛型の不純物領域は、同様に
配線１２とセルファラインで形成されたＮＭＯ３）ラン
ジスタのソース領域１３であり、寄生バイポーラトラン
ジスタのエミッタ領域としても動作することになる。こ
のソース領域１３は、平面上、細長い略コ字状の領域で
あって、ソース領域の斜線部１３ａを介してアルミ配線
層１６と接続する。
Ｐウェル領域１１の図中下半分は、本実施例の静電保護
回路において、大きな占有面積を有している。これは、
ウェル領域１１によって寄生抵抗の抵抗値を得るためで
あり、寄生抵抗の接地側の端部は、第３図に示すように
、高濃度の不純物が導入されたＰ゛不純物領域１７を介
してアルミ配線層１６と接続する。
回路において、大きな占有面積を有している。これは、
ウェル領域１１によって寄生抵抗の抵抗値を得るためで
あり、寄生抵抗の接地側の端部は、第３図に示すように
、高濃度の不純物が導入されたＰ゛不純物領域１７を介
してアルミ配線層１６と接続する。
第４図は、第２図および第３図に示した不純物領域上に
形成される配線層のレイアウトである。
形成される配線層のレイアウトである。
この第４図において、大きな略方形上の領域がパッド部
２５であり、例えばポンディングされて外部の入力ビン
と接続する。このパッド部２５は配線２３を介してソー
ス取り出し電極であるアルミ配線層１５と接続し、また
、配線２３の一部に接続される細い配線（例えば多結晶
シリコン）２４を介して内部回路と接続する。上記アル
ミ配線層１５を囲むように略横Ｕ字状の配線１２が形成
され、これはＮＭＯ３）ランジスタのゲート電極として
機能する。ゲート電極として機能する配線１２の外側に
は、上記ソース領域１３と接続するアルミ配線層１６が
形成されており、このアルミ配線層１６は、ウェル領域
１１の図中下半分を絶縁層２０を介して被覆し、Ｐ°型
の不純物領域１７の上で該Ｐ゛型の不純物領域１７と接
続（第３図参照）し、ゲート電極を接地させるための延
在部２１とも接続する。このアルミ配線層１６は、さら
にガードリング領域１８上の配線２７を介して接地線２
６と接続する。また、上記ウェル領域１１を囲んで形成
されたガードリング領域１８上にはアルミ配線層１９が
形成されているが、このアルミ配線層１９は電ｔＡ線２
２と接続し、ガードリング領域１８には電源電圧Ｖｄｄ
が供給されることになる。なお、上述の各配線層は、第
２図に斜線で示した部分でそれぞれ接続している。
２５であり、例えばポンディングされて外部の入力ビン
と接続する。このパッド部２５は配線２３を介してソー
ス取り出し電極であるアルミ配線層１５と接続し、また
、配線２３の一部に接続される細い配線（例えば多結晶
シリコン）２４を介して内部回路と接続する。上記アル
ミ配線層１５を囲むように略横Ｕ字状の配線１２が形成
され、これはＮＭＯ３）ランジスタのゲート電極として
機能する。ゲート電極として機能する配線１２の外側に
は、上記ソース領域１３と接続するアルミ配線層１６が
形成されており、このアルミ配線層１６は、ウェル領域
１１の図中下半分を絶縁層２０を介して被覆し、Ｐ°型
の不純物領域１７の上で該Ｐ゛型の不純物領域１７と接
続（第３図参照）し、ゲート電極を接地させるための延
在部２１とも接続する。このアルミ配線層１６は、さら
にガードリング領域１８上の配線２７を介して接地線２
６と接続する。また、上記ウェル領域１１を囲んで形成
されたガードリング領域１８上にはアルミ配線層１９が
形成されているが、このアルミ配線層１９は電ｔＡ線２
２と接続し、ガードリング領域１８には電源電圧Ｖｄｄ
が供給されることになる。なお、上述の各配線層は、第
２図に斜線で示した部分でそれぞれ接続している。
以上のようなレイアウトを有する本実施例の静電保護回
路は、寄生抵抗の取り出しのためのＰ゛型の不純物領域
１７が、ＮＭＯ３トランジスタのゲート電極である配線
１２の下部のチャンネル領域とは離れて設けられている
。このため、略横Ｕ字状の配線１２の下部のチャンネル
領域のドレイン側で生じた電流によって、ウェル領域１
１の体積に応じた寄生抵抗を用いて電位差が生ずること
になる。そして、その電位差が上述のオン動作電圧をこ
えたところで、上記寄生バイポーラトランジスタがオン
動作し、電流を当該寄生バイポーラトランジスタのコレ
クタからエミッタへ流すことができる。すなわち、ドレ
インｇ域１４からソース領域１３に電流が流れアルミ配
線Ｎ１６を介して接地線２６へ電流が流れて行くことに
なる。
路は、寄生抵抗の取り出しのためのＰ゛型の不純物領域
１７が、ＮＭＯ３トランジスタのゲート電極である配線
１２の下部のチャンネル領域とは離れて設けられている
。このため、略横Ｕ字状の配線１２の下部のチャンネル
領域のドレイン側で生じた電流によって、ウェル領域１
１の体積に応じた寄生抵抗を用いて電位差が生ずること
になる。そして、その電位差が上述のオン動作電圧をこ
えたところで、上記寄生バイポーラトランジスタがオン
動作し、電流を当該寄生バイポーラトランジスタのコレ
クタからエミッタへ流すことができる。すなわち、ドレ
インｇ域１４からソース領域１３に電流が流れアルミ配
線Ｎ１６を介して接地線２６へ電流が流れて行くことに
なる。
また、本実施例の静電保護回路には、ガートリング領域
１８がウェル領域１１を囲む形状に形成されており、ラ
ンチアップの耐性の向上がなされているが、特に本実施
例の静電保護回路は、形式上、ＮＭＯ３）ランジスタの
みで形成されており、単極性である。このため、さらに
ラッチアップの耐性が向上する。
１８がウェル領域１１を囲む形状に形成されており、ラ
ンチアップの耐性の向上がなされているが、特に本実施
例の静電保護回路は、形式上、ＮＭＯ３）ランジスタの
みで形成されており、単極性である。このため、さらに
ラッチアップの耐性が向上する。
次に、本実施例の静電保護回路に関するデータの一例に
ついて説明する。
ついて説明する。
従来の静電保護回路においては、ＮＭＯＳトランジスタ
で回路を構成し、例えばチャンネル幅Ｗが３００μｍで
あるときに、国内規格でｌ ２０ Ｖ。
で回路を構成し、例えばチャンネル幅Ｗが３００μｍで
あるときに、国内規格でｌ ２０ Ｖ。
ＭＩＬ規格で８００Ｖ程度のデータが得られていた。な
お、ＭＩＬ規格の測定回路は、第８図に示す電流パルス
型の回路であって、測定用ＩＣ８４がスイッチ８３に接
続され、１．５にΩの抵抗８５と１００ｐＦの容量の放
電によって電荷が測定用１ｃ８４に送られる。また、国
内規格の測定回路は、第９回に示す電圧パルス型の回路
であって、２００ｐＦの容量９６からの電荷がスイッチ
９３を介して測定用ＩＣ９４に直接送られる。
お、ＭＩＬ規格の測定回路は、第８図に示す電流パルス
型の回路であって、測定用ＩＣ８４がスイッチ８３に接
続され、１．５にΩの抵抗８５と１００ｐＦの容量の放
電によって電荷が測定用１ｃ８４に送られる。また、国
内規格の測定回路は、第９回に示す電圧パルス型の回路
であって、２００ｐＦの容量９６からの電荷がスイッチ
９３を介して測定用ＩＣ９４に直接送られる。
しかしながら、本実施例の静電保護回路では、上述のよ
うな寄生ラテラルバイポーラトランジスタの動作によっ
て、チャンネル幅Ｗが３００μｍにおいて、国内規格で
４００ｖ以上、ＭＩＬ規格で４０００Ｖ以上のデータが
得られており、大幅に耐圧が向上することが分る。また
、これは従来チャンネル幅Ｗが１０００μｍ以上必要と
されていたものを３００μｍ以下に短縮できるものであ
り、占有面積の縮小化に寄与することになる。
うな寄生ラテラルバイポーラトランジスタの動作によっ
て、チャンネル幅Ｗが３００μｍにおいて、国内規格で
４００ｖ以上、ＭＩＬ規格で４０００Ｖ以上のデータが
得られており、大幅に耐圧が向上することが分る。また
、これは従来チャンネル幅Ｗが１０００μｍ以上必要と
されていたものを３００μｍ以下に短縮できるものであ
り、占有面積の縮小化に寄与することになる。
なお、上述の実施例においては、ＮＭＯ３トランジスタ
のみを用いた静電保護回路を説明したが、ＰＭＯ３）ラ
ンジスタを用いこともでき、同様に耐圧間上等を図るこ
とができる。
のみを用いた静電保護回路を説明したが、ＰＭＯ３）ラ
ンジスタを用いこともでき、同様に耐圧間上等を図るこ
とができる。
Ｈ０発明の効果
本発明の静電保護回路は、寄生ラテラルバイポーラトラ
ンジスタの動作によって、電流性パルスや電圧性パルス
に拘わらず過大入力電圧に対して有効に内部回路を保護
することができる。また、その回路構成は、単極性であ
り、ロールコール回路を有する装置に用いることができ
、ランチアップ耐性も向上する。
ンジスタの動作によって、電流性パルスや電圧性パルス
に拘わらず過大入力電圧に対して有効に内部回路を保護
することができる。また、その回路構成は、単極性であ
り、ロールコール回路を有する装置に用いることができ
、ランチアップ耐性も向上する。
第１図は本発明の静電保護回路の一例の回路図、第２図
はその不純物領域およびコンタクトのレイアウト、第３
図は第２図の■−■線断面図、第４図は上記静電保護回
路の一例の配線層のレイアウトである。第５図は従来例
の回路図、第６図はロールコール回路を説明するための
回路図、第７図は一般的なＭＯＳ）ランジスタのブレー
クダウン特性を示す特性図、第８図はＭＩＬ規格の測定
回路の回路図、第９図は国内規格の測定回路の回路図で
ある。 ■−・−・・−・−−−一−−−−−−−−−−・・・
−−、Ｎ Ｍ ＯＳ ）ランジスタ１ ｓ −−−−
−−−・−−一−−−−−・−・−ソース１（１−・−
・−・・・・−・・−・−・−・・： ドレイン１ｇ
・・−・−・−・−−−一−−−・・−・・・・・・
ゲート２− ・−一−−−−・−・−・・〜・・−・・
・・−・−入力端子３−・−・−一−−−・−・・・−
・・−−−−一−−−−−−内部回路４−・・−−−−
−−〜−−−・・−一−−−−−・・寄生抵抗５−−−
−−・−−一−−・−〜−−−−−−−−−−−・−寄
生バイポーラトランジスタ ５ｃｍ−・−・−−−−−−・−・−−一−−コレクタ
５ ｂ −−−−〜−−−−−−−−−旧ベース５
ｅ −−一−−−−−・・・−一一−−−エミッタ特許
出願人 ソニー株式会社 代理人弁理士 小池 晃（他２名） 本発明の獅眉碌謹回外の一府Ｕ 第１図 Ｌ−−−−−−−−Ｊ 第５図 ロールコール回路、 第６図 フ゛′し−フタ゛りン特・ｊ注 第７図 第８図 国内チし各の測定回蒔 第９図
はその不純物領域およびコンタクトのレイアウト、第３
図は第２図の■−■線断面図、第４図は上記静電保護回
路の一例の配線層のレイアウトである。第５図は従来例
の回路図、第６図はロールコール回路を説明するための
回路図、第７図は一般的なＭＯＳ）ランジスタのブレー
クダウン特性を示す特性図、第８図はＭＩＬ規格の測定
回路の回路図、第９図は国内規格の測定回路の回路図で
ある。 ■−・−・・−・−−−一−−−−−−−−−−・・・
−−、Ｎ Ｍ ＯＳ ）ランジスタ１ ｓ −−−−
−−−・−−一−−−−−・−・−ソース１（１−・−
・−・・・・−・・−・−・−・・： ドレイン１ｇ
・・−・−・−・−−−一−−−・・−・・・・・・
ゲート２− ・−一−−−−・−・−・・〜・・−・・
・・−・−入力端子３−・−・−一−−−・−・・・−
・・−−−−一−−−−−−内部回路４−・・−−−−
−−〜−−−・・−一−−−−−・・寄生抵抗５−−−
−−・−−一−−・−〜−−−−−−−−−−−・−寄
生バイポーラトランジスタ ５ｃｍ−・−・−−−−−−・−・−−一−−コレクタ
５ ｂ −−−−〜−−−−−−−−−旧ベース５
ｅ −−一−−−−−・・・−一一−−−エミッタ特許
出願人 ソニー株式会社 代理人弁理士 小池 晃（他２名） 本発明の獅眉碌謹回外の一府Ｕ 第１図 Ｌ−−−−−−−−Ｊ 第５図 ロールコール回路、 第６図 フ゛′し−フタ゛りン特・ｊ注 第７図 第８図 国内チし各の測定回蒔 第９図
Claims (1)
- 【特許請求の範囲】 入力端子にドレインが接続しソースおよびゲートに所
定電圧が供給される電界効果型トランジスタを具備し、 該電界効果型トランジスタと並列接続される寄生ラテラ
ルバイポーラトランジスタと、上記電界効果型トランジ
スタのチャンネルを形成する不純物領域により寄生抵抗
とが形成され、 上記所定電圧の反対極性の過大入力電圧に対し、上記寄
生抵抗による電位差によって、上記寄生ラテラルバイポ
ーラトランジスタを動作させてなる静電保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125567A JP2679046B2 (ja) | 1987-05-22 | 1987-05-22 | メモリ装置 |
| KR1019880006033A KR970004452B1 (ko) | 1987-05-22 | 1988-05-21 | 정전보호회로 |
| EP88304640A EP0292327A3 (en) | 1987-05-22 | 1988-05-23 | Electrostatic breakdown protection circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125567A JP2679046B2 (ja) | 1987-05-22 | 1987-05-22 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63289962A true JPS63289962A (ja) | 1988-11-28 |
| JP2679046B2 JP2679046B2 (ja) | 1997-11-19 |
Family
ID=14913387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125567A Expired - Fee Related JP2679046B2 (ja) | 1987-05-22 | 1987-05-22 | メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0292327A3 (ja) |
| JP (1) | JP2679046B2 (ja) |
| KR (1) | KR970004452B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376264A (ja) * | 1989-08-18 | 1991-04-02 | Toshiba Corp | 入力保護回路装置 |
| EP0440331A3 (ja) * | 1990-01-29 | 1994-02-02 | Ibm | |
| KR100297014B1 (ko) * | 1992-08-12 | 2001-10-24 | 클라크 3세 존 엠. | Npn 바이폴라 트랜지스터를 사용하는 정전방전(esd)보호 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5291051A (en) * | 1992-09-11 | 1994-03-01 | National Semiconductor Corporation | ESD protection for inputs requiring operation beyond supply voltages |
| FR2716294B1 (fr) | 1994-01-28 | 1996-05-31 | Sgs Thomson Microelectronics | Procédé de réalisation d'un transistor bipolaire pour protection d'un circuit intégré contre les décharges électrostatiques. |
| KR100203054B1 (ko) * | 1995-12-02 | 1999-06-15 | 윤종용 | 개선된 정전기 방전 능력을 갖는 집적 회로 |
| JP2953416B2 (ja) * | 1996-12-27 | 1999-09-27 | 日本電気株式会社 | 半導体装置 |
| JP3033548B2 (ja) | 1997-11-12 | 2000-04-17 | 日本電気株式会社 | 半導体装置、静電保護素子及び絶縁破壊防止方法 |
| GB2336241B (en) * | 1998-01-15 | 2000-06-14 | United Microelectronics Corp | Substrate-triggering electrostatic dicharge protection circuit for deep-submicron integrated circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235663A (ja) * | 1985-08-09 | 1987-02-16 | Hitachi Ltd | 半導体装置 |
| JPS6269662A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 半導体集積回路の保護回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1252361A (ja) * | 1969-01-23 | 1971-11-03 | ||
| NL8100347A (nl) * | 1981-01-26 | 1982-08-16 | Philips Nv | Halfgeleiderinrichting met een beveiligingsinrichting. |
| JPS60207383A (ja) * | 1984-03-31 | 1985-10-18 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-05-22 JP JP62125567A patent/JP2679046B2/ja not_active Expired - Fee Related
-
1988
- 1988-05-21 KR KR1019880006033A patent/KR970004452B1/ko not_active Expired - Fee Related
- 1988-05-23 EP EP88304640A patent/EP0292327A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6235663A (ja) * | 1985-08-09 | 1987-02-16 | Hitachi Ltd | 半導体装置 |
| JPS6269662A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 半導体集積回路の保護回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376264A (ja) * | 1989-08-18 | 1991-04-02 | Toshiba Corp | 入力保護回路装置 |
| EP0440331A3 (ja) * | 1990-01-29 | 1994-02-02 | Ibm | |
| KR100297014B1 (ko) * | 1992-08-12 | 2001-10-24 | 클라크 3세 존 엠. | Npn 바이폴라 트랜지스터를 사용하는 정전방전(esd)보호 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0292327A2 (en) | 1988-11-23 |
| KR880014675A (ko) | 1988-12-24 |
| EP0292327A3 (en) | 1990-06-13 |
| KR970004452B1 (ko) | 1997-03-27 |
| JP2679046B2 (ja) | 1997-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |