JPS63290004A - 電圧発生回路 - Google Patents

電圧発生回路

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JPS63290004A
JPS63290004A JP63058117A JP5811788A JPS63290004A JP S63290004 A JPS63290004 A JP S63290004A JP 63058117 A JP63058117 A JP 63058117A JP 5811788 A JP5811788 A JP 5811788A JP S63290004 A JPS63290004 A JP S63290004A
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voltage
gate
fets
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JP63058117A
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スチュワート・エス・テイラー
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Triquint Semiconductor Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 コ産業上の利用分野］ 本発明は電圧発生回路、特に集積回路（ＩＣ）化した各
種電界効果トランジスタ（ＦＥＴ）の動特性を決定する
為に動作点を確立しなければならな′、）。アナログＦ
　Ｅ　１回路では、Ｆ　Ｅ−Ｉ’の動作点、即ちドレイ
ン・ソース電圧ＶＤＳをＫｎｅｅ即ち折点（飽和又は高
利１１）領域）上方の点に設定するのが好ましい（この
逆の場合はトライオード、オーミンク又は低利得領域で
ある折点以下に設定する。）。
これは、ドレイン・ソース電圧Ｖ。、を必要以上の電圧
に設定して行うことができる。多くの用途に、この設定
手法は満足できるので設計者が広く採用している。しか
し、これは電源電圧に限界がある場合及び回路に多くの
トランジスタを直列接続する場合には好ましくない。利
用できる電圧を多くのトランジスタに正確に分圧し、す
べてのトランジスタが飽和して動作するようにすること
が必要になる。
従来の文献及び従来の設計手法によると、アナログＦ　
Ｅ　ＴのＩＣでは、誰もトランジスタの動作を真に理解
して、不当に大きな電圧を印加することなく、折点上に
動作点を設定するよう必要とする最小ドレイン・ソース
電圧Ｖ。５を十分慎重に考慮して斯る回路設計を行って
いないようである。従来、設計者は大雑把に分圧器や直
列ダイオード回路等を設計しており、必要以上に大きな
ドレイン・ソース電圧を印加していた。
また、多くの従来バイアス回路は動作特性が温度依存性
を有するという欠点があった。一度動作点を設定すると
、動作点が常時折点電圧以上に保持する方向に温度変化
するのが好ましい。しかし、多くの回路では逆方向に変
化する。例えばＦＥＴのドレイン・ソース電圧ＶＤＳを
設定する好ましいバイアス回路としては、ＶｌｌｌＳの
変化が既知であることである。その理由は、トランジス
タのピンチオフ電圧は温度が上昇すると一層負になる（
その大きさが増加する）為である。不幸にして、Ｖｏｓ
の設定に直列接続した複数のダイオードを使用すると、
ＶＤＳは温度上昇につれて負の程度が少なくなる（正方
向に向かう）。この問題に対処する為、設計者は従来十
分な余裕をもってＶＤＳとして大き′７）１直を使用し
て、温度変化があっても動作点が折点以上になるように
していた。この手法で問題なし１場合もあるが、問題と
なる場合もあり、設計者が使用したい回路を設計する自
由度を制限する。
従って、Ｆ　Ｅ　Ｔの動作点を十分な電圧であるが必要
以上に大きくなく、しかもＦＥＴを高い信頼性で飽和状
態で動作させる優れた手法の必要性が依然として残って
いる。
：：発明のＵ的〕 本発明の目的の１つはＦＥＴ　ＩＣ回路用電圧発生回路
の改良設計を提供することである。
本発明の池の目的はＦＥＴのドレイン・ソース間電圧を
できる限り小さくし旦つ斯るＦＥＴの動作特性曲線の折
点以上に維持し得るようＦＥＴの動作点を設定すること
である。
本発明の別の目的はＦＥＴの温度変化を補正するに要す
る過剰電圧を最小にするよう正確に動作点を設定するこ
とである。
本発明の更に他の目的は温度変化を補償するべく変化し
、ＦＥＴのドレイン・ソース間に余分な電圧を印加しな
い手段によりＦＥＴの動作点を設定することである。
本発明のまた別の目的はＦＥＴの動作点をそのピンチオ
フ電圧に極めて近く設定し、ピンチオフ電圧と極めて近
似の温度特性を有するバイアス回路を提供することであ
る。
〔発明の概要〕
基本的には、ＦＥＴを飽和状態に維持する為に必要なド
レイン・ソース間電圧ＶＤＳはそのＦＥＴのピンチオフ
電圧に関係する。この点を考察することにより、Ｖゎ、
をピンチオフ電圧の何倍かに設定することのできるバイ
アス回路を想到することとなった。この概念を拡張する
ことにより、バイアス回路、基準電圧発生回路及びその
他の用途としてピンチオフ電圧の何倍又は何分の１かの
電圧が得られる。従って、本発明はＦＥＴのピンチオフ
電圧の何倍又は何分の１かの電圧を用いる回路及び方法
である。本明細書中、ピンチオフ電圧はトランジスタ　
（ＦＥＴ）が飽和しているときドレイン電流ＩＤ＝　０
となるゲートソース間電圧の設定（＋ｔ’ｌ：　（エキ
ストボレーション）と定義する。
本発明によると、ＦＥＴのピンチオフ電圧に比例する基
準電圧を電流源を用いて発生させ、これはデプレション
モードの第１ＦＥＴと第２　Ｆ　Ｅ　Ｔとを含み、第２
ＦＥＴのソースを第１ＦＥＴのドレインに接続して出力
ノードとしている。ｍ１ＦＥＴのソースと第２ＦＥＴの
ドレインとには夫々第１及び第２電源電圧を印加して両
ＦＥＴに実質的に等しい電流が流れるようにする。゛よ
だ両ＦＥＴは飽和して動作するようバイアスされている
。
第１ＦＥＴについては、この電流は第１ＦＥＴのＩＤ５
Ｓ　（即ちＶｃｓ＝Ｏでのドレイン電流１．）　　即ち
１Ｄｓｓ＋と等しく、これは第２ＦＥＴのＩ　ＤＳＳ　
であるＩ。５，２を超さず、普通それより小炎い。両Ｆ
ＥＴの寸法は第２　ＦＥＴのゲートソース間電圧がピン
デーオフ電圧の定数倍と略等しくなるようｊこ選定する
。殆どの設計状況では、この実質的同一の要件は１０％
の許容値内であればよい。本発明の範囲内にあれば高い
精度が得られる。
これを可能にする１つの技法は、ゲート・ソース電圧が
プロセス（製造工程）と材料依存性を有することを考慮
するものである。従来の設計技法では設計の基礎として
実験的に求めた７外部」ピンチオフ電圧を使用するのが
一般的である。この手法は、外挿ドレイン電流Ｉ。−０
のときＶｃＳ−Ｖ、であると仮定している。これはシッ
クマン・ホラジスの理想回路モデルと一致するが、実際
にはＧａＡｓ　　ＦＥＴ及び短チャンネルＦＥＴの場合
の如きプロセス及び材料の違いにより不正確さが生じる
場合がある。従って、本発明では、「内部」ピンチオフ
電圧と定義する電圧を定め、これろ変数を考慮するのが
好ましい。これを行うには外部ピンチオフ電圧を測定し
、この測定値を不等式Ｖ［ｌＳ≧Ｖｃｓ　　Ｖｐ　に入
れて飽和動作を正しく行うか否か（即ち折点を超すか否
か）を調べる。このピンチオフ電圧の値は例えばＧａＡ
ｓ　　ＦＥＴ　や短チャンネルＦ　Ｅ　Ｔ等の材料やプ
ロセスでは正しく作用しない。従って、異なる「内部」
ピンチオフ電圧Ｖ８（ｖｔｏという場合もある）を選ん
で実験的に確かめた正しい折点を得る。次に、定数０１
　を選び、外部ピンチオフ電圧が正しい値、即ちＣ＋　
Ｖ　ｐ　＝　Ｖ　９となるようにする。ここで、定数Ｃ
、ｌ；！ＧａＡｓ　　ＦＥＴ及び短チャンネルＦＥＴの
場合は一般に１未満である。
また、従来の設計実務では、ＦＥＴの動作点の設定にオ
ーミックソース抵抗Ｒｓ　の影響を無視している。これ
は上述した許容範囲内での実質的同一というには十分で
ある。しかし、−ｅ高精度を得るには、Ｒ８とＲ９とを
考慮に入れるのが好ましく、また本発明の好適実施例に
よるとそれが可能である。
〔実施例〕
オーミンクドレイン及びソース抵抗Ｒ９及びＲ８を無視
すると、ＦＥＴを飽和状態に保持するに要するＶＯＳは
次の不等式で表わされる。
ＶＯＳ≧ｌ　Ｖｔ、　ｉ　（ｉ、／　１ａｓｓ）”２そ
こで、もしく工。／工ｏｓｓ）が一定であれば、飽和さ
せる為に要するＶＤＳはＶｌ。（ｉＶ、。１以下１Ｖ９
１という）の大きさに比例し、これはピンチオフ電圧Ｖ
、に比例する。
第１図を参照すると、ハ゛イアス回路（１０）は１’ｉ
’ｔｏｌに比例してＶＤＳを設定する本発明により設計
した回路である。斯るバイアス回路（１０）は出力バイ
アス電圧を自動的に調整してＶ。Ｓのプロセスのバラツ
キ及び温度係数を吸収する。
バイアス回路（１０）は電流路（１６）に直列接続され
、２つの電源電圧ＶＤＤ及び７８３間に接続された電流
源（１２）と基準サブ回路（１４）とを有する。このバ
イアス回路（１０）の電流源（１２）はソース（２０）
とゲート（２２）とが電圧源ＶＳＳに接続されたデプレ
ションモードの第１ＦＥＴ　　Ｑｌこより構成される。
基洗サブ回路（１４）はドレイン（２４）が電圧源ＶＤ
［＋に接続され、ソースがＱｌ　　のドレインに接続さ
れると共に出力ノード（２６）に接続されたデプレショ
ンモードの第２　ＦＥ　Ｔ　　○１で構成される。Ｑ２
　のゲート（２８）は、ノード（３０）に接続され、こ
のバイアス回路（１０）を使用する回路の要件に従って
接地又はその池適当な基へｔ−電圧を印加する。このバ
イアス回路（１０）は夫々ノード（２６）及び（３０）
に接続した端子（３２）　−（３４）　ｈｌＪに出力電
圧ｖｏｕｔ　を生ずる。電圧源Ｖ　Ｄ　Ｄ及びＶｓｓ及
びノード（３０）に印加する基準電圧は両ＦＥＴＱ、−
０２が飽和領域で動作するよう選定される。その為の手
段は当業者には容易に理解できよう。
Ｑｌ　　はゲート幅Ｗ、を有しＱ２　のゲート幅はＷ２
である。両ＦＥＴの寸法は、バイアス回路（１０）を使
用するＩＣ内に製造したＦＥＴのピンチオフ電圧Ｖ、と
予定の比例関係を有する出力電圧Ｖ。Ｕ。
を生じるように選定する。更に詳細に説明すると、Ｑ　
１’　Ｑ　２　が従来のＦ　Ｅ　”「設計手法により等
しいチャンネル長を有すると仮定すると、ゲート幅を比
例関係に作り、出力電圧がゲート幅比とピンチオフ電圧
の債の関数になるようにする。
バイアス回路（１０）の出力電圧Ｖ。ｕｔ　はＱ２　の
ソース・ゲート電圧に等しいので、Ｖ　ｏｕｔ　”−Ｖ
ＣＳ２である。シックマン・ホラジスの理想回路模型で
はオーミックソース抵抗Ｒ３を無視してＦＥＴのゲート
・ソース電圧ＶＧＳを次式の如くドレイン電流Ｉ、と関
係付けている。
■。”　（ｋ　’ｖＶ／　Ｌ）　（Ｖｃｓ　　Ｖｐ）２
　　　　・・・（１）ここでｋは材料及びプロセスに関
係する定数Ｗは各ＦＥＴの幅 りは各ＦＥＴのチャンネル長 ＶＣＳは各ＦＥＴのゲート・ソース電圧（１）式から■
。、の値を求めると、 ■。、＝（工。／（ｋ　Ｗ／　Ｌ）　）　”２＋Ｖｐ　
　・・・（２）また、■、は負であるので、 Ｖｃｓ＝　ｌ　Ｖｐ　ｌ　　Ｃ（Ｉｎ／（ｋＷＶｐ”／
Ｌ））　”２−１）・・・（３） Ｑｌ　　は電流源（１２）を構成するので、１ｏ＋　＝
　Ｉｎ５ｓ＋　　　　　　　　　００．（４）ここで、
ＩＤ５ＳＩはゲート・ソース電圧ＶＧｓ＝ＯにおけるＦ
ＥＴのドレイン電流と定義する。
この条件をＱ、及びＱ２　につきシックマン・ホノジス
式に代入すると、次式が得られる。
ＩＤ５Ｓ１”　（ｋ　Ｗ１／　Ｌ）　Ｖｐ’　　　　　
　・・・（５）ＩＤＳＳ２＝　（ｋ　’ＶＶ２／　１−
）　Ｖ、”　　　　　　・・’　（Ｇ）各ＦＥＴのチャ
ンネル長が等しいと仮定して、（５）、　（（３）式の
比を求めると次式が得られる。
Ｌｓｓ＋／　Ｉｕｓｓ２＝Ｗ１／　Ｗｔ　　　　　・・
・（７）出力電圧■。、のり；）；子（３２）を通常の
如く次段ＦＥ　Ｔのゲート等の高インピーダンスに接続
すると仮定すると、Ｑｌ　　と０゜の電流は実質的に等
しいので、次式が得られる。
１ｐ２＝　Ｉｎ＋　＝　Ｉｎ５ｓ１・・・（８）＝　Ｉ
Ｄ５Ｓ２　（Ｗ１／Ｗ２）　　　・・−（９）この関係
をＱ２　につき（３）式に代入すると、Ｖｃｓ□＝ｌ　
Ｖ−ｉ　　（（Ｌ２／Ｉｏｓｓ２）”２１）　　・・・
（１０）＝　ｌ　ｖｐ　ｌ　　（ｌ、／＼１Ｖ２）　”
２−Ｎ　　　・・・（１１）この関係かみ、Ｖ　ｏ　ｕ
　ｔ　は外部ピンチオフ■、の８Ｂであり、その比例定
数がＱ、−Ｑ２　のゲート幅比Ｗ＋　／　ｗ　２　で実
質的に決°まることが判る。この比例定数は飽和即ち高
利得領域での動作条件にも同様に適用される。即ち、 ｖｎｓ≧Ｖｃｓ　　　Ｖｐ≧　ｌ　　ｖｐ　ｌ　（’ｖ
Ｖｌ／＼Ｖ２）ｌ／２・　・　・（１２） シックマン・ホラジスの理想模型型に基づく前□述の解
析は材料やプロセスのバラツキを考慮に入れない。長い
チャンネルのシリコンＪＰＥＴ及び、’、Ｉ　ＯＳ　Ｆ
　Ｅ　Ｔでは、この精度はまず充分であるが、特に短チ
ャンネルＧａＡｓ　　ＦＥＴ及びシリコンＦＥＴの場合
の高精度を必要とする場合には、この模型及び前の解析
を修正するのが好ましい。これを行うには、問題とする
特定技法で製造したＦＥＴの外部ピンチオフ電圧Ｖ、を
実測する。−例としてＧａＡｓ　　ＦＥＴ技法によるＧ
ａＡｓ　　ＦＥＴの外部ピンチオフ電圧の代表値は−１
，６ボルトである。この実験値は不等式ＶＤＳ≧ＶＧＳ
　　Ｖ、で使用し、第２図に示すカーブトレーサ（半導
体累子特性観測装置）上のＧａＡＳＦＥＴの特性曲線と
比較する。これは飽和領域における動作を正しく予測で
きる筈である。外部ピンチオフ電圧Ｖ、に対しては、等
式Ｖ。ｓ”Ｖａｓ　　ＶＰが第２図中の破線（３８）で
あり、これは実際には短チヤンネルＧａ八ｓ　　ＦＥＴ
　のＫｎｅｅと交差しない。従って、これどは異なり第
２図中の実１３１（４０）で示す「内部」ピンチオフ電
圧Ｖｐを選定して正しくＫｎｅｅと一致させる。−例と
して用いたＧａＡｓ　　ＦＥＴ技法では、ＶＧ　＝−０
，９ボルトである。しかし、内部ピンチオフ電圧ＶΩは
外挿してドレイン電流を０とするＶＧＳの値を誤って予
測する。そこで、定数ＣＩ　　は外部ピンチオフ電圧Ｖ
、に補正するよう選定する。−例として用いるＧａＡｓ
　　ＦＥＴ技法では、Ｃ＋＝０．５６である。この修正
を用い且つＲ３を無視してシックマン・ホラジス模型を
修正すると、次のようになる。
■ロー（ｋｌｖＶ／Ｌ）（Ｃ，ＶＧＳ−Ｖｐ　）”・・
・（１３）（１３）式から、（１）乃至（１１）式の解
析はＧａＡｓ　　ＦＥＴの場合には次のように書き変え
られる。
ＶＧＳ２＝　ｌ　ＶＧ　　１　　（（１，２／＋１１５
５２）”２−１）／Ｃ。
・・・（１４） ＝　ｌ　ＶＧ　　１　　（（’ｖＶ、／Ｗ２）””−１
）／Ｃ。
・・・（１５） この修正解析式から、出力電圧Ｖ。ｕｔ　は少し異なる
ことが判る。しかし、ピンチオフ電圧依存性を有し、比
例定数Ｃ２はゲート幅比Ｗ　、　／　”ｖＶ２　の関数
で決まる。飽和状態にとどめるに必要なドレイン・ソー
ス電圧はｖ９及び工。に依存する。
（１５）式を用いて、（１２）式は次のように書き変え
られる。
ＶＯＳ≧Ｖｌ、Ｓ　　ＶＧ　≧ｌ　ＶＧ　　１　（Ｃ２
＋１）≧ｌ　ｖｓ　　ｌ　　（１，／　Ｌｓｓ）”’　
　　　・・・（１６）先の解析は各ＦＥＴのチャンネル
長が同じであると仮定している。殆どの設計実務では、
この仮定には合理性がある。設計者はチャンネル長より
もゲート幅を高信頼性で制御できる。また、チャンネル
長が異なると、ＣＩ　が変化し得る。それでも、場合に
よってはＦＥＴのチャンネル長の比を変えて、又はゲー
ト幅比との組合せで比例定数を変更することが可能であ
る。
実際上、ＦＥＴＱ、及びＱ２　をノミナル単位幅の整数
倍で製造するのが好ましい。ここで単位幅ＦＥＴはゲー
ト・ソース及びドレインが夫々平行であり、例えばＷ、
＝ｎＷ、でｎは合理的な数である。これは必要なゲート
幅の比の決定に際し二次的な影Ｖを最小にする。１つの
単位ゲート幅のＶ数倍又は整数分の１として容易に製造
できるので、設計者を不当に制限することはない。
また、前述の解析はＲｓ　とＲＤ　が共に０であると仮
定している。この仮定も、出力電圧が実質的にピンチオ
フ電圧の予め定めた定数倍であれば設計に影響しないこ
とが判った。しかし、Ｒｓ　を考慮すると更に精度を高
くすることができる。
第３図を参照してＦＥＴモデルを説明する。ソース抵抗
Ｒ５は実験的に特定ＦＥＴ技法毎にゲート幅の関数とし
て決める。ＧａＡｓ　　ＦＥＴの場合には、Ｉ　ＤＳＳ
　＝　１３５　μＡ／　μｍであり、電圧降下は１２１
．５ｍＶであるので、これから求めるとＲｓ＝９００Ω
−μｍ／Ｗである。ここにＷはメートル単位のゲート幅
である。
１ｏｓｓ＝Ｉｎｓｓｏ（１１，１２１ｎｓｓｏＲｓ／Ｖ
ｐ＞　・・・（１７）ここで、Ｉ　ｌｌ５Ｓ。はＲ３＝
０の場合のＩ。３．でありＧａＡｓ　　ＦＥＴの場合に
は約１５８μＡ／μｍである。
飽和する為には、 ＶＤＳ≧ｌ　ＶＧ　　ｌ　　（（ＩＤ／１ａｓｓｏ）”
２＋２１ｏＲｓ）・・・（１８） ここで、Ｒｓ＝Ｒ，である。ＧａＡｓ　　ＦＥＴ　０）
Ｈｔ合、Ｒ，＝９００Ω−、ＩＪ　ｍ　／　Ｗであるノ
テ、Ｖｏｓ＞　ｌ　　ＶＧ　　ｉ　　（（ｔｏ／１．１
７　１ｏｓｓ）””＋、２４３　Ｉｎ／１ｏｓｓｌ・　
・　・（１９） ＶＧ　＝−０，９ボルトでは、（１９）式は次のように
なる。
ＶａＳ≧ｌ　ＶＧ　　１　　（（Ｉｎ／１ｏｓｓｏ）”
”、２７　　Ｉｎ／１ｏｓｓ）・・・（２０） 次に第４図を参照すると、第１図の解析を拡張して、次
式を得る。
Ｖ、ｕＬ＝−Ｖｃｓ＝１．７８６　ｌ　ＶＧ’　　ｌ　
　（１−（１／１．１７ｎ）”２）１２１、５ｍＶ／ｎ
　　　　　　　　　　　　　　　・・・（２１）り２１
）式をＩＶＧＩで除算すると次式が得られる。
−Ｖｃｓ／　ｌ　ＶＧ　　ｌ　＝１，７８６　（１−（
１／１．１７ｎ）””）−１２１，釦Ｖ／ｎ１Ｖ９ｉ　
　　　　　　　・・・（２２）（２２）式の値を異なる
ｎの値につき求めると次のようになる。
ｎ＝２　　３４　５６　７　８　９　　１０１５２００
、５５１０．７８８０．９２７１．０２１１．０８９１
．１４３１．１８５１．２２１１．２５０１．３５１１
．４１０このことから、ｎが増加すると、即ちゲート幅
比’ｖＶ、／Ｗ２　が増加すると、第１図のバイアス回
路（１０）の比例定数が小さくなる。
第５図はピンチオフ電圧の倍数を大きくする為の本発明
による回＆Ｋ（１１０）　　のバイアス回路のカスケー
ド（縦続）接続方法を示す。初段（１１１）　　は第１
図のバイアス回路（１０）と同じであり、その構成素子
には同じ参照符号を附している。初段の出力電圧Ｖ。ｔ
は導線（３４，）　　を介して第２段（１１２）　　へ
人力されろ。ここで数字１は段数を示す。第２段以降は
すべて同じ構成である。第２段の出力電圧；ま導線（３
４２）　を介して第３段（図示せず）に入力され、以下
同様に第ｍ段（最終段）まで行う。第ｍ段は出力端子（
３４ｍ）　を有し、第１図の出力端子（３２）に対応す
る出力バイアス電圧Ｖ。ｕｔａを生じる。
最終出力電圧Ｖ。Ｕいは各段の基準サブ回路のゲート・
ソース電圧ＶＧＳが加算されたものとなり、Ｖｏｕ、、
＝　　ＶＳＳ２−ＶＳＳ４−＝°ＶＧＳ（２１Ｒ）・・
・（２３） （１５）式から、２段の場合には、次のようになる。
Ｖｏｕｔ２＝（ｌ　ｖｓ　　ｌ／ｃｔ）　（（’ｖＶ１
／Ｗ２）””＋　＜ｗ３／ｗ＜＞　”’　　２　）　　
　　　　　・・・（２４）（２４）式を一般化すると次
式のようになる。
次に、第６図を参照する。第５図の回路の特殊例として
２段の場合には３個のＦＥＴで構成し得る。この特殊ケ
ースの一般的条件として、Ｗ２　　とＷ、が十分大きく
、すべてのＦＥＴが飽和する二とである。この条件はＷ
、＝’ｖＶ３　且つＷ２　＝　Ｗ４−４Ｗ＋　のとき満
足するが、この場合に制限するものではない。第６図を
第５図最初の２段と比較すると、ＦＥＴＱ３　が省略で
き、Ｑ２　のドレインをＶ［１１１から切り離してＱ、
のソースに接続している。（２４）式を用いると、ゲー
ト幅Ｗｌ　をＷ、とし次式を得る。
Ｖ、ｕｔ２＝（ｌ　Ｖ９　１／Ｃ，）　（（Ｗ、／Ｗ２
）”２＋　（Ｗｌ／　Ｗ４）　”’　−２）　　　　　
　・・・（２５）Ｗ、　／’ＶＶ２　＝　Ｗ＋　／Ｗ４
　＝１／４の場合には、（２５）式は次式となる。
Ｖｏｕｔ、＝：　ｌ　ｖＯｌ　／Ｃ＋　　　　　−−−
（２５’）換言すると、この特定の場合、出力電圧■。
ｕｔ２は外部ピンチオフ電圧と等しい。この回路の付加
的な利点は、Ｑ２　とＱ４　がカスコード接続となるこ
とである。
第７図は第６図の回路を更に一歩進めた回路であり、Ｑ
ｌ　　とＱ、がカスコード接続される。Ｑ＋’はＱｌ　
　のドレインとＱ２　のソース間に接続される。
同様に０４’はＱ、のドレインと電圧源Ｖ。Ｄ間に接続
される。この回路のカスコードＦＥＴはすべてのＦ　Ｅ
　Ｔを飽和させるに足る十分なゲート幅を有する。この
回路は第６図の回路と略同じバイアス電圧を生じるが、
電源電圧の影響が少なく、しかもチャンネル長変調の存
在性を軽減する。
第８図は本発明による２段バイアス回路の他の実施例を
示す。この回路は負荷駆動用のバッファ（緩衝）増幅器
を含み、負の出力電圧Ｖ。ｕｔ２を出力する。この回路
では、電流路（１６ａ）　　とその構成素子は第１図及
び第５図に使用したものと同じである。しかし、第２段
の電流路（１６ｂ’）は第５図のものと変更している。
即ち、Ｑ４　のソース（３６）が接地され、ＦＥＴＱ、
をａ、のドレインと電圧源Ｖ。Ｄ間に接続する。Ｑ３　
のゲートとソースをノード（３８）に結合して前述の電
流源を構成し、またＱ、のドレインにも接続する。また
、このノード（３８）はバッファ増幅器のＦＥＴＱ、の
ゲートにも接続する。バッファ増幅器はＶＤＩｌｌとＶ
　Ｓ　Ｓ間の電流路（４０）に構成される。Ｑ、のドレ
インはＶ。ｌｌｌに接続し、ソースは直列ショットキダ
イオード（４２）（ＶＯＤとｖｐ　の大きさにより決ま
る４個以上のダイオードが一般的である）を介して＄カ
ノード（４４）に接続する。二〇ノード（４４）のＱ２
　のゲート、出力端子（３２）及びＦＥＴＱ、’のドレ
インを接続する。ＦＥＴＱＳ’　のソースとゲートは共
にＶＳＳに接続してバッファ増幅器用ＦＥＴＱＳ　の電
流源を構成する。ＦＥＴ　Ｑ３−Ｑ４は高利得増幅器を
構成する。第６図及び第７図の回路で説明したものと同
じゲート幅比を用いることにより、この回路は出力電圧
Ｖ。ｕｔχＩＶＰｌを生じ、低インピーダンス負荷に対
応可能である。
第９図は第８図の回路のカスケード接続板を示す。バッ
ファ増幅器を含む電流路（４０）は不変である。電流源
ＦＥＴＱ、！まカスコードＦＩらＴＱ、’をそのドレイ
ンとＱ２　のソース間に接続する。同様に、電流源ＦＥ
ＴＱ、　はそのドレインと電圧源Ｖ２Ｏ間にカスコード
接続したＦＥＴＱ３’を有する。また、ＦＥＴＱ、はそ
のドレインＱ３　のソース間にカスコード接続され、ゲ
ニトがＱ、のソースに接続されたＦＥＴ　　Ｑ４’を有
する。この回路において、Ｑ、、　Ｑ２．　Ｑ３　及び
Ｑ４　のゲート幅比は第６．７及び８図の対応ＦＥＴの
ゲート幅と同じとし、低インピーダンス負荷を駆動する
出力電圧Ｖ。ｕｔ＝＝−：　ＶＰ　ｌを生じる。しかし
、カスコードＦＥＴ　　Ｑ、’及びＱ３’のカスコード
幅比は８：１に増加してＶ。、を十分大きくして電流源
ＦＥＴが飽和するようにする。第９図と同様回路でレベ
ルシフト回路のバイアス用として２．３：Ｖ９１のバイ
アス電圧を得ることができる。
以上、本発明のバイアス回路を各種実施例及び変形例に
基づき説明したが、本発明の要旨を逸脱することなく更
に多くの変形変更が可能であること当業者には容易に理
解できよう。例えば第５図の多段回路は第８図の段（１
６ａ）　　に使用可能である。
本発明はこれらすべての変形変更例をも包含するもので
ある。
〔発明の効果〕
本発明のバイアス回路に依ると、使用するＦＥＴのピン
チオフ電圧に関連ないし比例する出力電圧が得られるの
で、広範囲の材料及びプロセス°よた温度変化に対して
不当に大きい電圧を印加することなく常時自動的に最適
バイアス電圧が得られる。従って、各種材料及びプロセ
スで製造したＦＥＴ集積回路のバイアス回路に好適であ
る。
【図面の簡単な説明】
第１図は本発明によるバイアス回路の基本回路、第２図
は外部及び内部ピンチオフ電圧を対比して示すＦＥＴの
特性曲線図、第３図はオーミック抵抗を考慮したＦＥＴ
モデル回路図、第４図はオーミック抵抗を考慮した第１
図のＦＥＴモデル回路、第５図は本発明による多段型バ
イアス回路の一例、第６図は２段型バイアス回路の一例
、第７図は第６図のバイアス回路の改良例、第８図は第
６図の回路の改良例、第９ｒｙ：ｌｌｌ′！第８図の回
路を更に改良した例を示す。 （ｌＯ）はバイアス回路、（１２）は電流源、（１４）
は基ツーサブｍｌ　ｇｈ、（１Ｇ）！ｔＴｔｉ流路、（
２６）及び（３０）　ｉ１夫々ノード、Ｑｌ　及びＱ２
　は夫々デプレションモードＦＥＴ、＼Ｖ１　及びＷ２
　は夫々、ＦＥＴＱ、及びＱ２　のゲート幅である。

Claims (1)

  1. 【特許請求の範囲】 １、飽和状態で電流源として動作するデプレション型の
    第１ＦＥＴと、該第１ＦＥＴにカスコード接続され且つ
    略等しい電流を流すようにゲートに基準電位を印加した
    デプレション型の第２ＦＥＴとを具え、該第２ＦＥＴの
    ゲートと上記第１及び第２ＦＥＴの接続点間に上記ＦＥ
    Ｔのピンチオフ電圧に比例する予定大きさの出力電圧を
    得るように上記第１及び第２ＦＥＴのゲート幅比を選定
    することを特徴とする電圧発生回路 ２、飽和状態で電流源として動作するデプレション型の
    第１ＦＥＴと、該第１ＦＥＴにカスコード接続され且つ
    略等しい電流を流すようにゲートに基準電圧を印加した
    デプレション型の第２ＦＥＴと、該第２ＦＥＴに更にカ
    スコード接続され上記第１及び第２ＦＥＴの接続点電圧
    がゲートに印加される第３ＦＥＴとを具え、上記第１乃
    至第３ＦＥＴのゲート幅比を選定して上記第２ＦＥＴの
    ゲートと上記第２及び第３ＦＥＴの接続点間にＦＥＴの
    ピンチオフ電圧に比例する出力電圧を得ることを特徴と
    する電圧発生回路。 ３、飽和状態で電流源として動作するデプレション型の
    第１ＦＥＴと、該第１ＦＥＴにカスコード接続されるデ
    プレション型の第２ＦＥＴと、ゲート・ソース間を共通
    接続した第３ＦＥＴと、該第３ＦＥＴにカスコード接続
    され、ソースが接地されゲートに上記第１及び第２ＦＥ
    Ｔの接続点電圧を受ける第４ＦＥＴと、上記第３及び第
    ４ＦＥＴの接続点電圧を入力とし出力電圧を出力端子に
    出力すると共に上記第１ＦＥＴのゲートに帰還するバッ
    ファ増幅器とを具え、上記第１乃至第４ＦＥＴのゲート
    幅比を選定して上記出力端子からＦＥＴのピンチオフ電
    圧に関連する出力電圧を得ることを特徴とする電圧発生
    回路。
JP63058117A 1987-03-13 1988-03-11 電圧発生回路 Pending JPS63290004A (ja)

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US07/025,467 US4760284A (en) 1987-01-12 1987-03-13 Pinchoff voltage generator
US025,467 1987-03-13

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EP0283865A1 (en) 1988-09-28

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