JPS63292485A - 半導体メモリの行デコ−ダ回路 - Google Patents
半導体メモリの行デコ−ダ回路Info
- Publication number
- JPS63292485A JPS63292485A JP62127823A JP12782387A JPS63292485A JP S63292485 A JPS63292485 A JP S63292485A JP 62127823 A JP62127823 A JP 62127823A JP 12782387 A JP12782387 A JP 12782387A JP S63292485 A JPS63292485 A JP S63292485A
- Authority
- JP
- Japan
- Prior art keywords
- address
- row decoder
- row
- signal
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＯＳＦＥＴ （金属酸化物半導体の電界効
果トランジスタ）を用いて構成され、アドレス線がマル
チプレックスされたｔ導体メモリの行デコーダ回路に関
するものである。
果トランジスタ）を用いて構成され、アドレス線がマル
チプレックスされたｔ導体メモリの行デコーダ回路に関
するものである。
（従来の技術）
第５図は例えば特開昭６０−２３９９９１号公報に示さ
れた従来のデコーダ回路の構成を示す図であり、ここで
は６ビツトのアドレス信号Ａ２〜Ａ７により６４ （２
８＝６４）個の中から１個を選択する回路例を示す。同
図において、Ｑｌ。
れた従来のデコーダ回路の構成を示す図であり、ここで
は６ビツトのアドレス信号Ａ２〜Ａ７により６４ （２
８＝６４）個の中から１個を選択する回路例を示す。同
図において、Ｑｌ。
Ｑ２、−−−、Ｑａは各々アドレス信号Ａ２゜Ａａ 、
−−”、Ａｔがゲートに人力され、互いに縦続接続され
たＮチャンネル型ＦＥＴ、Ｑａはクロックφ、がゲート
に人力され、ノードＮ、をプリチャージするＰチャンネ
ル型ＦＥＴ、Ｑｙはクロックφ３がゲートに人力される
Ｎチャンネル型ＦＥＴ、■はノードＮ１の電位を反転し
てノードＮ２に出力するインバータである。
−−”、Ａｔがゲートに人力され、互いに縦続接続され
たＮチャンネル型ＦＥＴ、Ｑａはクロックφ、がゲート
に人力され、ノードＮ、をプリチャージするＰチャンネ
ル型ＦＥＴ、Ｑｙはクロックφ３がゲートに人力される
Ｎチャンネル型ＦＥＴ、■はノードＮ１の電位を反転し
てノードＮ２に出力するインバータである。
次に、上記デコーダ回路の動作を第６図の１サイクル内
の波形図を参照しながら説明する。時刻１ｏ以前は、回
路はプリチャージ状態にあり、クロックφ１およびφ２
が低レベルにな９ている。
の波形図を参照しながら説明する。時刻１ｏ以前は、回
路はプリチャージ状態にあり、クロックφ１およびφ２
が低レベルにな９ている。
そして、ノードＮ、はＦ Ｅ Ｔ Ｑ ｔを通して高レ
ベルにプリチャージされている。また、アドレス信号Ａ
２〜Ａ７は低レベルであり、ＦＥＴＱ＋〜Ｑ６はオフし
ている。時刻ｔｏにクロックφ１およびφ、が高レベル
になると、ノードＮ、のプリチャージが中止され、また
デコーダが活性化される。時刻ｔ、に本デコーダを選択
すべくアドレス信号Ａ２〜Ａ、が高レベルになるが、こ
のときＦＥ Ｔ Ｑ ａはオンしているため、ノードＮ
１は放電され低レベルとなり、従フてノードＮ２は高レ
ベルとなる。このノードＮ２が高レベルにることにより
、本デコーダが選択される。
ベルにプリチャージされている。また、アドレス信号Ａ
２〜Ａ７は低レベルであり、ＦＥＴＱ＋〜Ｑ６はオフし
ている。時刻ｔｏにクロックφ１およびφ、が高レベル
になると、ノードＮ、のプリチャージが中止され、また
デコーダが活性化される。時刻ｔ、に本デコーダを選択
すべくアドレス信号Ａ２〜Ａ、が高レベルになるが、こ
のときＦＥ Ｔ Ｑ ａはオンしているため、ノードＮ
１は放電され低レベルとなり、従フてノードＮ２は高レ
ベルとなる。このノードＮ２が高レベルにることにより
、本デコーダが選択される。
次に、時刻Ｆ：、２にアドレス信号Ａ２〜Ａ７か再び低
レベルになり、更に時刻ｔ、にクロックφ。
レベルになり、更に時刻ｔ、にクロックφ。
およびφ２が再び低レベルになってプリチャージ期間に
入る。
入る。
ここで、デコーダ回路が単独で動作する場合には上記回
路であっても正常に動作するが、以下に示すような場合
には誤動作する。
路であっても正常に動作するが、以下に示すような場合
には誤動作する。
即ち、第７図は他のデコーダ回路の構成を示す図である
。ここではデコーダ回路がＤＲＡＭ行デコータとして使
用される場合を示し、図では２組の行デコーダを示して
いる。アドレス信号の伝送線は行アドレスの指定信号を
行デコーダへ伝えると共に１列アドレスの指定信号を列
デコーダに伝えており、アドレス線がマルチプレックス
されている。他のデコーダ回路内の構成は第５図の回路
とほぼ同様であるが、デコーダ回路のインバータ１、、
Ｉ２の出力がワード線ドライバ回路ＷＤ、、ＷＤ２に接
続されている点が異なる。
。ここではデコーダ回路がＤＲＡＭ行デコータとして使
用される場合を示し、図では２組の行デコーダを示して
いる。アドレス信号の伝送線は行アドレスの指定信号を
行デコーダへ伝えると共に１列アドレスの指定信号を列
デコーダに伝えており、アドレス線がマルチプレックス
されている。他のデコーダ回路内の構成は第５図の回路
とほぼ同様であるが、デコーダ回路のインバータ１、、
Ｉ２の出力がワード線ドライバ回路ＷＤ、、ＷＤ２に接
続されている点が異なる。
第２図はワード線ドライバ回路Ｗ Ｄ Ｉ、 Ｗ Ｄ
２の構成を示す図である。図中、ｘ０〜Ｘ、は第３図の
プリデコーダを用いてアドレス信号Ａｏ。
２の構成を示す図である。図中、ｘ０〜Ｘ、は第３図の
プリデコーダを用いてアドレス信号Ａｏ。
Ａｏ 、Ａｔ 、Ａｔ 、によりワード線駆動信号φ。
をプリデコードした信号である。・Ｃンバータｉ、、ｉ
、の出力は、クロックφ２の伝送線がゲートに接続され
たＦ Ｅ Ｔ Ｑ Ｉ９゜〜Ｑ、９３を通してＦＥＴＱ
ｚｏｏ〜Ｑｌ１０３のゲートに接続されている。また、
上記プリデコードされたワード線駆動信号ｘ、〜ｘ３は
Ｆ Ｅ Ｔ Ｑ ｉ ＋ｏｏ〜Ｑ １１０３を介してワ
ード１ｉｌＷＬム。〜ＷＬ、３に接続されている。
、の出力は、クロックφ２の伝送線がゲートに接続され
たＦ Ｅ Ｔ Ｑ Ｉ９゜〜Ｑ、９３を通してＦＥＴＱ
ｚｏｏ〜Ｑｌ１０３のゲートに接続されている。また、
上記プリデコードされたワード線駆動信号ｘ、〜ｘ３は
Ｆ Ｅ Ｔ Ｑ ｉ ＋ｏｏ〜Ｑ １１０３を介してワ
ード１ｉｌＷＬム。〜ＷＬ、３に接続されている。
次に、上記構成のデコーダ回路を含むＤ ＲＡＭの動作
について説明する。第８図はＤＲＡＭの動作モード波形
を示す図で、第８図（ａ）は通常モードの読出しの場合
を示し、外部信号ＲＡＳの立下りで行アドレスをラッチ
し、信号ＣＡＳの立下りで列アドレスをラッチし、この
行および列アドレスに対応するデータが読み出される。
について説明する。第８図はＤＲＡＭの動作モード波形
を示す図で、第８図（ａ）は通常モードの読出しの場合
を示し、外部信号ＲＡＳの立下りで行アドレスをラッチ
し、信号ＣＡＳの立下りで列アドレスをラッチし、この
行および列アドレスに対応するデータが読み出される。
第８図（ｂ）は近年新たに提案されたＤＲＡＭの動作そ
−ドであるスタチックコラムモードでｂ２出し動作した
場合を示し、信号ＲＡＳの立下りで行アドレスをラッチ
した後、（３ｑＣＡＳと無関係にアドレス信号の変化に
従って上記行アドレスと列１〜列４アドレスで指定され
るビットのデータが読出される、第９（ネ１はこの動作
をＤＲＡＭのチップ上で示したものであり、スタチック
コラムモードで動作する場合には、例えば行アドレス行
１がラッチされた後は、行１上の任意の列アドレスが印
加され、これらのアドレスに対応したビットのデ−タが
読出される。
−ドであるスタチックコラムモードでｂ２出し動作した
場合を示し、信号ＲＡＳの立下りで行アドレスをラッチ
した後、（３ｑＣＡＳと無関係にアドレス信号の変化に
従って上記行アドレスと列１〜列４アドレスで指定され
るビットのデータが読出される、第９（ネ１はこの動作
をＤＲＡＭのチップ上で示したものであり、スタチック
コラムモードで動作する場合には、例えば行アドレス行
１がラッチされた後は、行１上の任意の列アドレスが印
加され、これらのアドレスに対応したビットのデ−タが
読出される。
次に、第７図のデコーダ回路の動作をＤＲＡＭの通常モ
ード動作の場合について、第１０図の波形図を参照しな
がら説明する。時刻ｔ。以前は、外部信号ＲＡＳ （Ｅ
ｘｔ、ＲＡＳ）が高レベルになっており、ＤＲＡＭは不
活性状態にあり、このときクロックφ、が低レベルであ
るので、ノードＮ口およびＮ２１はＦＥＴＱｓｔおよび
Ｑａ２を通して計ｉレベルにプリチャージされている。
ード動作の場合について、第１０図の波形図を参照しな
がら説明する。時刻ｔ。以前は、外部信号ＲＡＳ （Ｅ
ｘｔ、ＲＡＳ）が高レベルになっており、ＤＲＡＭは不
活性状態にあり、このときクロックφ、が低レベルであ
るので、ノードＮ口およびＮ２１はＦＥＴＱｓｔおよび
Ｑａ２を通して計ｉレベルにプリチャージされている。
時刻ｔ０に外部信号Ｅｘｔ、ＲＡＳが低レベルになると
ＤＲＡＭが活性状態に入る。そして、時刻１゜にクロッ
クφ１が高レベルにはいると、プリチャージが中止され
る。次に、時刻ｔ２に行デコーダ１が選択されるべく行
アドレス信号のうち信号Ａ。、 Ａｔ 、Ａ２ 、Ａ３
〜Ａ、が高レベルになる。こむにより、ノートＮ１１の
電位は放電して低レベルとなり、ノードＮ＋２が高レベ
ルとなる。
ＤＲＡＭが活性状態に入る。そして、時刻１゜にクロッ
クφ１が高レベルにはいると、プリチャージが中止され
る。次に、時刻ｔ２に行デコーダ１が選択されるべく行
アドレス信号のうち信号Ａ。、 Ａｔ 、Ａ２ 、Ａ３
〜Ａ、が高レベルになる。こむにより、ノートＮ１１の
電位は放電して低レベルとなり、ノードＮ＋２が高レベ
ルとなる。
一方、行デコーダ２ではアドレス信号Ａ２が低レベルの
ままであるため、ノードＳＺ＋は高レベルのまま保たれ
る。時刻ｔ３にワード線駆動信号φ８ｘ０が高レベルと
なり、ワードＭＷＬ ｌｏが晶レベルになる。次に、時
刻ｔ４にクロックφ、が低レベルになり、ＦＥＴＱ＋ｓ
。〜ＱＩｅａおよびＱ ｉｓｏ ＮＱ ２９３がオフす
る。従って、時刻Ｌ４以後アドレス信号が変化しても、
ワード線ＷＬＢｏ以外のワード線は高レベルにならない
、そして、時刻ｔ、には第８図（ａ）に示すように、列
アドレスの指定信号がアドレス線を通して伝達される。
ままであるため、ノードＳＺ＋は高レベルのまま保たれ
る。時刻ｔ３にワード線駆動信号φ８ｘ０が高レベルと
なり、ワードＭＷＬ ｌｏが晶レベルになる。次に、時
刻ｔ４にクロックφ、が低レベルになり、ＦＥＴＱ＋ｓ
。〜ＱＩｅａおよびＱ ｉｓｏ ＮＱ ２９３がオフす
る。従って、時刻Ｌ４以後アドレス信号が変化しても、
ワード線ＷＬＢｏ以外のワード線は高レベルにならない
、そして、時刻ｔ、には第８図（ａ）に示すように、列
アドレスの指定信号がアドレス線を通して伝達される。
第７図の回路の場合にはアドレス線がマルチプレックス
されているため、列アドレスが行デコーダにも伝達され
る。ここでは、列アドレスのうち、４３号Ａｏ 、Ａｔ
、Ａ２ 、Ａｓ〜Ａ７については行アドレスと同じ信
号とし、アドレス信号Ａ２のみが変化して低レベルにな
り、かわって信号Ａ２が高レベルになる場合を考える０
時刻ｔｓにアドレス信号Ａ２が高レベルになることによ
り、本アドレスイΔ号が列アドレスであるにも拘らず行
デコーダ２のノードＮ４が低レベルに放電され、従って
ノードＮ。が高レベルに充電される。このとき、ノード
Ｎ□には浮遊容１１ Ｃ＊ ｔが接続され、ノードＮ２
２には浮遊容ｆｆ１Ｃ０が接続されているため、こわら
の容量が充放電される。そして、第８図（ｂ）に示すよ
うに、ＤＲＡＭがスタチックコラムモードで動作すると
、１つの行アドレスをラッチした後、多数の列アドレス
が人力されるため、本来非選択であるべき多くの行デコ
ーダが上記のように選択された状態となる。従って、多
数の浮遊容量が充放電されることになる。次に、時刻ｔ
６に１５号Ｅｘｔ、ＲＡＳが高レベルになると、ＤＲＡ
Ｍは不活状態になる。続いて、時刻ｔ７にワード線駆動
信号φ８が低レベルになり、時刻り、にアドレス信号Ａ
、、Ａ、、Ａ２ 。
されているため、列アドレスが行デコーダにも伝達され
る。ここでは、列アドレスのうち、４３号Ａｏ 、Ａｔ
、Ａ２ 、Ａｓ〜Ａ７については行アドレスと同じ信
号とし、アドレス信号Ａ２のみが変化して低レベルにな
り、かわって信号Ａ２が高レベルになる場合を考える０
時刻ｔｓにアドレス信号Ａ２が高レベルになることによ
り、本アドレスイΔ号が列アドレスであるにも拘らず行
デコーダ２のノードＮ４が低レベルに放電され、従って
ノードＮ。が高レベルに充電される。このとき、ノード
Ｎ□には浮遊容１１ Ｃ＊ ｔが接続され、ノードＮ２
２には浮遊容ｆｆ１Ｃ０が接続されているため、こわら
の容量が充放電される。そして、第８図（ｂ）に示すよ
うに、ＤＲＡＭがスタチックコラムモードで動作すると
、１つの行アドレスをラッチした後、多数の列アドレス
が人力されるため、本来非選択であるべき多くの行デコ
ーダが上記のように選択された状態となる。従って、多
数の浮遊容量が充放電されることになる。次に、時刻ｔ
６に１５号Ｅｘｔ、ＲＡＳが高レベルになると、ＤＲＡ
Ｍは不活状態になる。続いて、時刻ｔ７にワード線駆動
信号φ８が低レベルになり、時刻り、にアドレス信号Ａ
、、Ａ、、Ａ２ 。
Ａ２〜Ａγが低レベルになる。そして、時刻ｔ９にクロ
ックφ１が再び低レベルになると、行デコーダ１のノー
ドＮｉｌのみならず、行デコーダ２のノードＮ２１が低
レベルから高レベルへプリチャージされる。このとき、
ＤＲＡＭを通常モードで使用する場合には、余分にプリ
チャージすべき行デコーダは１個であるためほとんど問
題にならない。しかし、近年はスタチックコラムモード
等の列アドレスを連続的に入力してＤＲＡＭを動作させ
るモードでの使用が増加しており、この場合には、更に
多数の行デコーダのノードをプリチャージする必要があ
り、この分、消費電力の増大をもたらす。
ックφ１が再び低レベルになると、行デコーダ１のノー
ドＮｉｌのみならず、行デコーダ２のノードＮ２１が低
レベルから高レベルへプリチャージされる。このとき、
ＤＲＡＭを通常モードで使用する場合には、余分にプリ
チャージすべき行デコーダは１個であるためほとんど問
題にならない。しかし、近年はスタチックコラムモード
等の列アドレスを連続的に入力してＤＲＡＭを動作させ
るモードでの使用が増加しており、この場合には、更に
多数の行デコーダのノードをプリチャージする必要があ
り、この分、消費電力の増大をもたらす。
（発明が解決しようとする問題点）
従来の半導体メモリの行デコーダ回路は、上記のように
構成されているため１行デコーダに接続されたアドレス
伝送線が行アドレスと列アドレスに対してマルチプレッ
クスされた場合、列アドレスの指定４３号がアドレス伝
送線に人力される際に非選択であるべき行デコーダが誤
選択されてしまうという問題点かあ７た。
構成されているため１行デコーダに接続されたアドレス
伝送線が行アドレスと列アドレスに対してマルチプレッ
クスされた場合、列アドレスの指定４３号がアドレス伝
送線に人力される際に非選択であるべき行デコーダが誤
選択されてしまうという問題点かあ７た。
本発明は、このような問題点を解消するためになされた
もので、行デコーダに接続されたアドレス伝達線が行ア
ドレスと列アドレスに対してマルチプレックスされたア
ドレス線であっても、行デコーダが誤選択されることの
ない半導体メモリの行デコーダ回路を得ることを目的と
している。
もので、行デコーダに接続されたアドレス伝達線が行ア
ドレスと列アドレスに対してマルチプレックスされたア
ドレス線であっても、行デコーダが誤選択されることの
ない半導体メモリの行デコーダ回路を得ることを目的と
している。
この発明の半導体メモリの行デコーダ回路は、互いに縦
続接続され各々のゲート電極にアドレスに対応した信号
の伝送線が接続されたＦＥＴ群と、このＦＥＴ群の一端
側が接続されたノードをプリチャージするプリチャージ
手段を備え、Ｈ記伝送線に行アドレスと列アドレスの指
定信号が伝送されるデコーダ回路において、１１η記伝
送線から行アドレスの指定１３号が伝送されている期間
は該回路を有効とし、列アドレスの指定信号が伝送され
ている期間は該回路を無効とする制御手段を備えたもの
である。
続接続され各々のゲート電極にアドレスに対応した信号
の伝送線が接続されたＦＥＴ群と、このＦＥＴ群の一端
側が接続されたノードをプリチャージするプリチャージ
手段を備え、Ｈ記伝送線に行アドレスと列アドレスの指
定信号が伝送されるデコーダ回路において、１１η記伝
送線から行アドレスの指定１３号が伝送されている期間
は該回路を有効とし、列アドレスの指定信号が伝送され
ている期間は該回路を無効とする制御手段を備えたもの
である。
（作用〕
本発明の半導体メモリの行デコーダ回路においては、ア
ドレス信号を伝達する伝達線に行アドレスの指定信号が
伝達されている期間は行デコーダを有効とし１列アドレ
スの指定信号が伝達されている期間は行デコーダを無効
とする制御手段が設けら４ているので、アドレス信号を
伝達する伝送線が行アドレスと列アドレスに対してマル
チプレックスされている場合であっても、行デコーダが
正常に動作する。
ドレス信号を伝達する伝達線に行アドレスの指定信号が
伝達されている期間は行デコーダを有効とし１列アドレ
スの指定信号が伝達されている期間は行デコーダを無効
とする制御手段が設けら４ているので、アドレス信号を
伝達する伝送線が行アドレスと列アドレスに対してマル
チプレックスされている場合であっても、行デコーダが
正常に動作する。
以下、本発明の一実施例を図面について説明する。第１
図は本発明に係る半導体メモリの行デコーダ回路の構成
を示す図である。ここでは、６ビツトのアドレス信−号
Ａ２（Ａ２）〜Ａ７（Ａ７）により、６４ （２６＝６
４）個の中から１個を選択する２組のデコーダ回路を示
す。図中、Ｑｌｌｌ Ｑ２１１− −Ｑａ＋は各々アド
レスに対応したアドレス４３号Ａ２．Ａ３−−−．Ａ７
の伝送線がゲート電極に接続され、ノードＮ、に互いに
縦続接続されたＮチャンネル型ＦＥＴ、Ｑ２１゜Ｑｚｚ
＋ ＋＋＋、 Ｑｓ２は同じく各々アドレス信号Ａ ２
、 Ａ ３−−−＋ Ａ ｙの伝送線がゲート電極に
接続され、ノードＮ２１に互いに縦続接続されたＮｆ
Ｖ ン＊）Ｌ／型Ｆ ＥＴ、 Ｑ７＋オヨヒＱｙｚハｌ
’Ｊ＃（５号としてクロックφ２がゲートに人力される
Ｎチャンネル型ＦＥＴ、Ｑ□およびＱ８２はクロックφ
１がゲートに人力されるＰチャンネル型ＦＥＴで、ノー
ドＮ１．およびＮ２□をプリチャージするプリチャージ
手段として設けられている。Ｉ、およびＩ２はノードＮ
ｌｌおよびノードＮ２、の電位を反転してノードＮ、２
およびＮ２□に出力するインバータである。このノード
Ｎ１２およびＮ２２にはワード線ドライバ回路ＷＤ、お
よびＷＤ２が接続されている。上記アドレス信号の伝送
線は、行アドレス信号と列アドレス４３号とにマルチプ
レックスされており、行デコーダに接続されていると共
に、列デコーダＣＤＥＣにも接続されている。
図は本発明に係る半導体メモリの行デコーダ回路の構成
を示す図である。ここでは、６ビツトのアドレス信−号
Ａ２（Ａ２）〜Ａ７（Ａ７）により、６４ （２６＝６
４）個の中から１個を選択する２組のデコーダ回路を示
す。図中、Ｑｌｌｌ Ｑ２１１− −Ｑａ＋は各々アド
レスに対応したアドレス４３号Ａ２．Ａ３−−−．Ａ７
の伝送線がゲート電極に接続され、ノードＮ、に互いに
縦続接続されたＮチャンネル型ＦＥＴ、Ｑ２１゜Ｑｚｚ
＋ ＋＋＋、 Ｑｓ２は同じく各々アドレス信号Ａ ２
、 Ａ ３−−−＋ Ａ ｙの伝送線がゲート電極に
接続され、ノードＮ２１に互いに縦続接続されたＮｆ
Ｖ ン＊）Ｌ／型Ｆ ＥＴ、 Ｑ７＋オヨヒＱｙｚハｌ
’Ｊ＃（５号としてクロックφ２がゲートに人力される
Ｎチャンネル型ＦＥＴ、Ｑ□およびＱ８２はクロックφ
１がゲートに人力されるＰチャンネル型ＦＥＴで、ノー
ドＮ１．およびＮ２□をプリチャージするプリチャージ
手段として設けられている。Ｉ、およびＩ２はノードＮ
ｌｌおよびノードＮ２、の電位を反転してノードＮ、２
およびＮ２□に出力するインバータである。このノード
Ｎ１２およびＮ２２にはワード線ドライバ回路ＷＤ、お
よびＷＤ２が接続されている。上記アドレス信号の伝送
線は、行アドレス信号と列アドレス４３号とにマルチプ
レックスされており、行デコーダに接続されていると共
に、列デコーダＣＤＥＣにも接続されている。
上記ワード線ドライバ回路ＷＤ、、ＷＤ、は、従来と同
様第２図に示すような構成となっている。即ち、図に示
すＸ０〜Ｘ３は、第３図のプリデコーダを用いてアドレ
ス信号Ａ。、Ａｏ。
様第２図に示すような構成となっている。即ち、図に示
すＸ０〜Ｘ３は、第３図のプリデコーダを用いてアドレ
ス信号Ａ。、Ａｏ。
ＡＩ 、Ａ、、によりワード線駆動イ１九号φ、をプリ
デコードした信号である。そして、第１図のインバータ
Ｉ、、Ｉ、の出力は、クロックφ２がゲートに人力され
るＦＥＴＱ＋ｓｏ〜Ｑ、９３を通して各ＦＥＴＱ１゜。
デコードした信号である。そして、第１図のインバータ
Ｉ、、Ｉ、の出力は、クロックφ２がゲートに人力され
るＦＥＴＱ＋ｓｏ〜Ｑ、９３を通して各ＦＥＴＱ１゜。
〜Ｑ ｔ＋ｏｓのゲートに接続ざわている。また、プリ
デコードされたワード線駆動信号ｘ６〜ｘ−４はＦ Ｅ
Ｔ Ｑ ＋ ＋ｏｏ〜Ｑ ＋１０３を介してワード線
ＷＬ＋ｏ〜ＷＬ、３に接続されている。
デコードされたワード線駆動信号ｘ６〜ｘ−４はＦ Ｅ
Ｔ Ｑ ＋ ＋ｏｏ〜Ｑ ＋１０３を介してワード線
ＷＬ＋ｏ〜ＷＬ、３に接続されている。
なお、Ｆ Ｅ Ｔ Ｑ ａ ｔ〜Ｑ ａｘは電ＷＸ嶋子
（Ｖ ＣＣ）とＦ Ｅ Ｔ Ｑ ＋ ｔ〜Ｑ＠Ｉおよび
Ｑ１２〜Ｑ８２から成る各ＦＥＴ群の間に接続されてい
る。また、ＦＥＴＱ７＋１Ｑ７２により、上述の伝送線
から行アドレスの指定信号が伝達されている期間は該回
路を有効とし、列アドレスの指定信号が伝達されている
期間は該回路を無効とする制御手段が構成されており、
各々のゲートには上記伝達線に行アドレスの指定信号が
伝達されている期間は該ＦＥＴＱ７＋。
（Ｖ ＣＣ）とＦ Ｅ Ｔ Ｑ ＋ ｔ〜Ｑ＠Ｉおよび
Ｑ１２〜Ｑ８２から成る各ＦＥＴ群の間に接続されてい
る。また、ＦＥＴＱ７＋１Ｑ７２により、上述の伝送線
から行アドレスの指定信号が伝達されている期間は該回
路を有効とし、列アドレスの指定信号が伝達されている
期間は該回路を無効とする制御手段が構成されており、
各々のゲートには上記伝達線に行アドレスの指定信号が
伝達されている期間は該ＦＥＴＱ７＋。
Ｑ７２をオンさせ、伝達の終了後に該ＦＥＴＱｔ＋。
Ｑ７□をオフさせる一制御イス号（クロックφ２）が印
加される。
加される。
次に、上記構成のデコーダ回路の動作について第４図の
波形図を参照しながら説明する。従来と同様時刻ｔ０以
餌は、外部信号Ｅｘｔ、ＲＡＳは高レベルで、ＤＲＡＭ
は不活性状態にあり、またクロックφ１が低レベルであ
るので、ノートＮ口およびＮ２１はＦ Ｅ Ｔ Ｑ ｓ
ｌおよびＱ６２を通して高しベルにプリチャージされ
ている。時刻ｔ０に信号Ｅｘｔ、Ｒτ１が低レベルにな
るとＤＲＡＭが活性状態に入る。そして、時刻ｔＩにク
ロックφ電が高レベルにより、上記プリチャージが中止
される。次に、時刻ｔ２に行デコーダ！が選択されるべ
く行アドレス信号のうち信号ＡＯ、ＡＩ 。
波形図を参照しながら説明する。従来と同様時刻ｔ０以
餌は、外部信号Ｅｘｔ、ＲＡＳは高レベルで、ＤＲＡＭ
は不活性状態にあり、またクロックφ１が低レベルであ
るので、ノートＮ口およびＮ２１はＦ Ｅ Ｔ Ｑ ｓ
ｌおよびＱ６２を通して高しベルにプリチャージされ
ている。時刻ｔ０に信号Ｅｘｔ、Ｒτ１が低レベルにな
るとＤＲＡＭが活性状態に入る。そして、時刻ｔＩにク
ロックφ電が高レベルにより、上記プリチャージが中止
される。次に、時刻ｔ２に行デコーダ！が選択されるべ
く行アドレス信号のうち信号ＡＯ、ＡＩ 。
Ａ ｘ 、 Ａ ３〜Ａアが高レベルになる。このとき
、クロックφ２は高レベルであるので、ノードＮ１１の
電位は放電されて低レベルとなり、従って、ノードＮＩ
２が高レベルとなる。一方、行デコーダ２ではアドレス
４Ａ ＋ Ａ ２が低レベルのままであるため、ノード
Ｎ２．は高レベルのまま保たれる。
、クロックφ２は高レベルであるので、ノードＮ１１の
電位は放電されて低レベルとなり、従って、ノードＮＩ
２が高レベルとなる。一方、行デコーダ２ではアドレス
４Ａ ＋ Ａ ２が低レベルのままであるため、ノード
Ｎ２．は高レベルのまま保たれる。
そして、時刻ｔ３にワード線駆動信号φ、が高レベルに
なると、プリデコードされた信号ｘ０が高レベルとなり
、ワードＩａ Ｗ Ｌ Ｉ Ｏが高レベルになる。
なると、プリデコードされた信号ｘ０が高レベルとなり
、ワードＩａ Ｗ Ｌ Ｉ Ｏが高レベルになる。
次に、時刻ｔ４にクロックφ２が低レベルになり、ＦＥ
ＴＱ＋ｓｏ〜Ｑ＋ｅｓおよびＱ ２９０ Ｐ−Ｑ ２！
３をオフする。従って、時刻ｔ４以後アドレス信号が変
化しても、ワード線ＷＬ、。以外のワード線は高レベル
にならない。時ａ＋１ ｔ ｓになると、第８図（ａ）
に示したように、列アドレスがアドレス線を通して伝達
される。第１図の回路の場合にはアドレス線がマルチプ
レックスされているため、列アドレスが行デコーダにも
伝達される。ここでは、列アドレスのうち、信号Ａｏ
、 Ａ ｒ 、 Ａ２ 。
ＴＱ＋ｓｏ〜Ｑ＋ｅｓおよびＱ ２９０ Ｐ−Ｑ ２！
３をオフする。従って、時刻ｔ４以後アドレス信号が変
化しても、ワード線ＷＬ、。以外のワード線は高レベル
にならない。時ａ＋１ ｔ ｓになると、第８図（ａ）
に示したように、列アドレスがアドレス線を通して伝達
される。第１図の回路の場合にはアドレス線がマルチプ
レックスされているため、列アドレスが行デコーダにも
伝達される。ここでは、列アドレスのうち、信号Ａｏ
、 Ａ ｒ 、 Ａ２ 。
Ａ３〜Ａ７については行アドレスと同じ（３号とし、信
号Ａ２のみが変化して低レベルになり、かわって信号＾
２が高レベルになる場合を考える。
号Ａ２のみが変化して低レベルになり、かわって信号＾
２が高レベルになる場合を考える。
アドレス１３号Ａ２が時刻ｔｓに高レベルになっても、
クロックφ２が低レベルであるため、ＦＥＴＱ７２はオ
フしており、行デコーダ内のノードＮ２１は放電されず
、行デコーダ２が誤選択されることはない。また、ＦＥ
ＴＱｙｔに相当するＦＥＴは各行デコーダ毎に設けられ
ているため、ＤＲＡＭがスタチックコラムモードで動作
して、列アドレスが多数人力されても、行デコーダは正
常動作し、消費電力の増大はおこらない。そして、時刻
ｔ６に信号Ｅｘｔ、ＲＡＳが高レベルになった後、時刻
ｔ、。にクロックφ２は再び高ベレルになるため、次の
サイクルでも行デコーダは正常に動作する。
クロックφ２が低レベルであるため、ＦＥＴＱ７２はオ
フしており、行デコーダ内のノードＮ２１は放電されず
、行デコーダ２が誤選択されることはない。また、ＦＥ
ＴＱｙｔに相当するＦＥＴは各行デコーダ毎に設けられ
ているため、ＤＲＡＭがスタチックコラムモードで動作
して、列アドレスが多数人力されても、行デコーダは正
常動作し、消費電力の増大はおこらない。そして、時刻
ｔ６に信号Ｅｘｔ、ＲＡＳが高レベルになった後、時刻
ｔ、。にクロックφ２は再び高ベレルになるため、次の
サイクルでも行デコーダは正常に動作する。
なお、上記実施例では行デコーダの誤選択防止用に設け
たＦＥＴのゲートに人力される制御悩事（クロックφ２
）が、ワード線ドライバ回路内のＦ Ｅ Ｔ Ｑ ＋
ｓ。〜Ｑ１９３のゲートに入力される信号と同一である
場合について説明したが、タイミングを適宜選択するこ
とにより、両者は異なる信号であっても同様の効果を奏
する。
たＦＥＴのゲートに人力される制御悩事（クロックφ２
）が、ワード線ドライバ回路内のＦ Ｅ Ｔ Ｑ ＋
ｓ。〜Ｑ１９３のゲートに入力される信号と同一である
場合について説明したが、タイミングを適宜選択するこ
とにより、両者は異なる信号であっても同様の効果を奏
する。
また、上記実施例では行デコーダ回路内の縦続接続した
ＦＥＴがＮチャンネル型ＦＥＴ、誤選択防止用のＦＥＴ
がＮチャンネル型ＦＥＴ、プリチャージ用のＦＥＴがＰ
チャンネル型ＦＥＴである場合について説明したが、印
加され電圧の波形を適宜選択することにより、他の構成
を用いても同様の効果を得ることができる。
ＦＥＴがＮチャンネル型ＦＥＴ、誤選択防止用のＦＥＴ
がＮチャンネル型ＦＥＴ、プリチャージ用のＦＥＴがＰ
チャンネル型ＦＥＴである場合について説明したが、印
加され電圧の波形を適宜選択することにより、他の構成
を用いても同様の効果を得ることができる。
（発明の効果）
以上説明したように、本発明によりば、行アドレスおよ
び列アドレスの指定信号を伝達する伝送線に接続された
゛ｉ導体メモリの行デコーダ回路に、行アドレスに対し
ては回路を有効にし、列アドレスに対しては回路を漸動
とする制御手段を設けたため、行デコーダが誤選択され
ることがなく、行デコーダ回路の正確な動作が保証され
るという効果が得られる。
び列アドレスの指定信号を伝達する伝送線に接続された
゛ｉ導体メモリの行デコーダ回路に、行アドレスに対し
ては回路を有効にし、列アドレスに対しては回路を漸動
とする制御手段を設けたため、行デコーダが誤選択され
ることがなく、行デコーダ回路の正確な動作が保証され
るという効果が得られる。
第１Ｉ２１は本発明の一実施例による半導体メモリの打
デコーダ回路の構成図、第２図はワード線トライバ回路
の構成図、第３ｒＡはワード線駆動信号を発生するプリ
デコーダの回路図、第４図は一実施例の動作を示す波形
図、′ＩＪ１５図は従来のデコーダ回路の構成図、第６
図はその動作を示す波形図、第７図は他の従来の行デコ
ーダ回路の構成図、第８図（ａ）、（ｂ）はＤＲＡＭの
動作モードを説明するためのタイムチャート、第９図は
ＤＲＡＭのチップ上の動作を示す説明図、第１０図は第
７図の回路の動作を示す波形図である。 Ｑ ＋ｒ〜Ｑ ａ ＋ ”・−Ｆ Ｅ ＴＱＩ２〜Ｑ
１１２− ＝ Ｆ Ｅ ＴＱｔＩｒ Ｑｔｉ・軸−ＦＥ
Ｔ（制御手段）Ｑ８１．Ｑ８２・−・−ＦＥＴ（プリチ
ャージ手段）なお、図中同一符号は同一または相当部分
を示す。
デコーダ回路の構成図、第２図はワード線トライバ回路
の構成図、第３ｒＡはワード線駆動信号を発生するプリ
デコーダの回路図、第４図は一実施例の動作を示す波形
図、′ＩＪ１５図は従来のデコーダ回路の構成図、第６
図はその動作を示す波形図、第７図は他の従来の行デコ
ーダ回路の構成図、第８図（ａ）、（ｂ）はＤＲＡＭの
動作モードを説明するためのタイムチャート、第９図は
ＤＲＡＭのチップ上の動作を示す説明図、第１０図は第
７図の回路の動作を示す波形図である。 Ｑ ＋ｒ〜Ｑ ａ ＋ ”・−Ｆ Ｅ ＴＱＩ２〜Ｑ
１１２− ＝ Ｆ Ｅ ＴＱｔＩｒ Ｑｔｉ・軸−ＦＥ
Ｔ（制御手段）Ｑ８１．Ｑ８２・−・−ＦＥＴ（プリチ
ャージ手段）なお、図中同一符号は同一または相当部分
を示す。
Claims (6)
- （１）互いに縦続接続され各々のゲート電極にアドレス
に対応した信号の伝送線が接続されたＦＥＴ群と、この
ＦＥＴ群の一端側が接続されたノードをプリチャージす
るプリチャージ手段を備え、前記伝送線に行アドレスと
列アドレスの指定信号が伝達される半導体メモリの行デ
コーダ回路において、前記伝送線から行アドレスの指定
信号が伝達されている期間は該回路を有効とし、列アド
レスの指定信号が伝達されている期間は該回路を無効と
する制御手段を備えたことを特徴とする半導体メモリの
行デコーダ回路。 - （２）前記制御手段は、前記ＦＥＴ群と縦続接続された
ＦＥＴから成ることを特徴とする特許請求の範囲第１項
記載の半導体メモリの行デコーダ回路。 - （３）前記制御手段は、前記ＦＥＴ群と接地端子との間
に設けられていることを特徴とする特許請求の範囲第２
項記載の半導体メモリの行デコーダ回路。 - （４）前記制御手段を構成するＦＥＴのゲートには、前
記伝送線に行アドレスの指定信号が伝達されている期間
は該ＦＥＴをオンさせ、伝達の終了後に該ＦＥＴをオフ
させる制御信号が印加されることを特徴とする特許請求
の範囲第２項または第３項記載の半導体メモリの行デコ
ーダ回路。 - （５）前記ＦＥＴ群は、前記ノードと接地端子との間に
接続されていることを特徴とする特許請求の範囲第１項
ないし第４項何れか記載の半導体メモリの行デコーダ回
路。 - （６）前記プリチャージ手段は、電源端子と前記ノード
との間に接続されたＦＥＴから成ることを特徴とする特
許請求の範囲第１項ないし第５項何れか記載の半導体メ
モリの行デコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127823A JPS63292485A (ja) | 1987-05-25 | 1987-05-25 | 半導体メモリの行デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127823A JPS63292485A (ja) | 1987-05-25 | 1987-05-25 | 半導体メモリの行デコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63292485A true JPS63292485A (ja) | 1988-11-29 |
Family
ID=14969548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62127823A Pending JPS63292485A (ja) | 1987-05-25 | 1987-05-25 | 半導体メモリの行デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63292485A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07220498A (ja) * | 1995-02-06 | 1995-08-18 | Toshiba Corp | 半導体記憶装置 |
| US6166975A (en) * | 1990-12-26 | 2000-12-26 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| JP2013149984A (ja) * | 2009-11-18 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
-
1987
- 1987-05-25 JP JP62127823A patent/JPS63292485A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166975A (en) * | 1990-12-26 | 2000-12-26 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| US6307796B1 (en) | 1990-12-26 | 2001-10-23 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| US6317366B1 (en) | 1990-12-26 | 2001-11-13 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| US6381186B1 (en) | 1990-12-26 | 2002-04-30 | Kabushiki Kaisha Toshiba | Dynamic random access memory |
| JPH07220498A (ja) * | 1995-02-06 | 1995-08-18 | Toshiba Corp | 半導体記憶装置 |
| JP2013149984A (ja) * | 2009-11-18 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0049988B1 (en) | High speed data transfer for a semiconductor memory | |
| US4958326A (en) | Semiconductor memory device having a function of simultaneously clearing part of memory data | |
| JPH0927192A (ja) | 半導体集積回路装置 | |
| GB2287112A (en) | Auto-precharging semiconductor memory devices | |
| JPS62202399A (ja) | 半導体メモリ | |
| US6556482B2 (en) | Semiconductor memory device | |
| JP3259764B2 (ja) | 半導体記憶装置 | |
| US6181635B1 (en) | Reduced delay address decoders and decoding methods for integrated circuit memory devices | |
| JPS63188887A (ja) | 半導体メモリ | |
| JPH01198120A (ja) | デコーダ回路 | |
| USRE36532E (en) | Synchronous semiconductor memory device having an auto-precharge function | |
| US5963483A (en) | Synchronous memory unit | |
| US5812464A (en) | Column select signal control circuits and methods for integrated circuit memory devices | |
| JPS63292485A (ja) | 半導体メモリの行デコ−ダ回路 | |
| US5521880A (en) | Integrated circuit memory having control circuitry for shared data bus | |
| KR100535814B1 (ko) | 서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 워드라인 제어신호 발생회로, 워드라인 제어신호발생방법, 및 그것을 구비한 반도체 메모리 장치 | |
| KR100269059B1 (ko) | 반도체 메모리 장치 | |
| JPH03283094A (ja) | 半導体メモリ | |
| JP2908776B2 (ja) | メモリ装置用ライトリカバリ保障回路及び動作信号制御方法 | |
| KR960003530B1 (ko) | 반도체 기억장치 | |
| US5166554A (en) | Boot-strapped decoder circuit | |
| JPS6216472B2 (ja) | ||
| KR20010004651A (ko) | 반도체 메모리 장치 | |
| JPS60119691A (ja) | メモリ回路 | |
| JP3000297B2 (ja) | メモリ |