JPH0927192A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 低振幅入力インターフェイスの低消費電力化
を図った半導体集積回路装置を提供する。 【構成】 クロック信号に同期して信号の入力又は出力
が行われ、かつ外部に対しては電源電圧に対して小さな
信号振幅にされた信号の授受を行うようにされた低振幅
の入出力インターフェイスを持つ半導体集積回路装置に
おいて、外部から供給されるクロック信号を受ける入力
回路としては実質的に定常的に動作させられる差動回路
で取り込み、上記クロック信号に同期して入力される低
振幅の入力信号を受ける入力回路については、差動回路
を上記クロック信号により間欠的に動作させ、かかる差
動回路が動作期間中は取り込まれた内部信号を上記内部
クロック信号によりサンプリングし、差動回路の非動作
期間中は上記サンプリングした信号をホールドさせる。 【効果】 定常的に動作する必要のある入力回路を除い
た他の多数の入力回路を間欠的に動作させることができ
るため、消費電流を大幅に低減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特にクロック信号に同期して信号の入出力が行
われるシンクロナスダイナミック型ＲＡＭ（ランダム・
アクセス・メモリ）のような半導体集積回路装置におけ
る低振幅信号用のインターフェイス技術に利用して有効
な技術に関するものである。

【０００２】

【従来の技術】パーソナルコンピュータやワークステー
ションといったような情報処理装置は、１つの伝送路に
複数の情報処理部が並列形態に接続されて相互に情報の
伝達を行うといういわゆるバス回路が用いられる。この
バス回路の低消費電力化等のためにＧＴＬ（Gunning Tr
ansceiver Logic)がある。このＧＴＬは、従来のＴＴＬ
（トランジスタ・トランジスタ・ロジック）レベルより
もバス線路上の信号振幅を半分以下に低下させて低消費
電力化を図るものである。すなわち、バス回路の終端電
圧Ｖｔを＋１．２Ｖのような低電圧とし、受信回路は、
０．８Ｖのような基準電圧Ｖref を持つ差動増幅回路を
用いるようにする。これにより、信号伝送路に伝えられ
るハイレベルとロウレベルは、終端電圧Ｖｔに対応した
１．２Ｖと、出力ＭＯＳＦＥＴのオン抵抗による電圧降
下分による０．４Ｖとされる。上記のＧＴＬに関して
は、1992年 2月19日付『アイ・エス・エス・シー・シ
ー』論文頁58〜頁59(ISSCC;International Solid State
Circuit Conference 1992 2/19pp.58-59) がある。

【０００３】

【発明が解決しようとする課題】本願発明者等において
は、上記ＧＴＬを代表とするようにバス回路での信号の
低振幅化に適用できるインターフェイスを持つダイナミ
ック型ＲＡＭ等の半導体集積回路装置を検討した。この
ようなＧＴＬでは差動入力回路を用いるものであるが、
定常的に直流電流を流すものであるたために入力インタ
ーフェイス部での消費電流が増大してしまうという問題
が生じる。

【０００４】この発明の目的は、低振幅入力インターフ
ェイスの低消費電力化を図った半導体集積回路装置を提
供することにある。この発明の前記ならびにそのほかの
目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、クロック信号に同期して信
号の入力又は出力が行われ、かつ外部に対しては電源電
圧に対して小さな信号振幅にされた信号の授受を行うよ
うにされた低振幅の入出力インターフェイスを持つ半導
体集積回路装置において、外部から供給されるクロック
信号を受ける入力回路としては実質的に定常的に動作さ
せられる差動回路で取り込み、上記クロック信号に同期
して入力される低振幅の入力信号を受ける入力回路につ
いては、差動回路を上記クロック信号により間欠的に動
作させ、かかる差動回路が動作期間中は取り込まれた内
部信号を上記内部クロック信号によりサンプリングし、
差動回路の非動作期間中は上記サンプリングした信号を
ホールドさせる。

【０００６】

【作用】上記した手段によれば、定常的に動作する必要
のある入力回路を除いた他の多数の入力回路を間欠的に
動作させることができるため、消費電流を大幅に低減す
ることができる。

【０００７】

【実施例】図１には、この発明に係る半導体集積回路装
置における入力回路の一実施例の概略ブロック図が示さ
れている。この実施例の半導体集積回路装置は、外部端
子ＣＬＫから供給されたクロック信号に同期して、外部
端子Ｃｏｍから制御信号（ｃommand) が入力される。同
図では省略れているが、他の入力信号としてアドレス信
号（Ａddress) やデータ（Ｄata)も入力されるものであ
れば、上記同様にクロック信号に同期して入力される。

【０００８】上記外部端子から入力される入力信号は、
電源電圧に対して小さな信号振幅にされた低振幅であ
る。特に制限されないが、このような低振幅信号の例と
しては、前記のようなＧＴＬ信号がある。このようなＧ
ＴＬ信号の他に、電源電圧に対して小さな信号振幅とさ
れるものであれば何であってもよい。

【０００９】上記のような低振幅のクロック信号ＣＬＫ
を取り込むために、第１の入力回路ＤＩＦＣ１が設けら
れる。上記入力回路ＤＩＦＣ１は、実質的に定常的に動
作させられる差動増幅回路が用いられる。差動増幅回路
の一方の入力には、上記低振幅のクロック信号が供給さ
れ、他方の入力にはその中間電圧に設定された基準電圧
Ｖrefin が供給される。上記入力回路ＤＩＦＣ１は、上
記基準電圧Ｖrefin に対してクロック信号ＣＬＫがハイ
レベル／ロウレベルを識別して、それを増幅して内部の
電源電圧に対応したハイレベル／ロウレベルの内部信号
を形成する。かかる内部信号は、バッファ回路Ｂuffer
を介して内部回路に取り込まれる。

【００１０】内部回路の１つは、特に制限されないが、
上記バッファ回路Ｂuffer の出力信号と上記入力回路Ｄ
ＩＦＣ１と同様な図示しない他の入力回路を通して取り
込まれた内部クロックイネーブル信号ＩＣＫＥとを受け
て、内部クロックＩＣＬＫを形成するクロックイネーブ
ル回路（ＣＬＫ enable）である。他の内部回路は、ク
ロック信号に同期して外部端子Ｃｏｍから制御信号を受
ける第２の入力回路ＤＩＦＣ２及びそのバッファ回路Ｂ
uffer である。つまり、上記バッファ回路Ｂuffer から
出力される１つの内部クロック信号／Ｃ−ＣＬＫは、上
記第２の入力回路ＤＩＦＣ２を間欠的に動作させるため
に用いられ、他の内部クロック信号／Ｃ−ＣＬＫ２は、
バッファ回路Ｂuffer のサンプリングとホールド動作に
用いられる。上記のように第２の入力回路ＤＩＦＣ２が
間欠的に動作させられることに応じて、消費電力をその
パルスデューティに対応して大幅に低減させることがで
きる。

【００１１】図２には、上記第１の入力回路ＤＩＦＣ１
の一実施例の回路図が示されている。本願の図面におい
て、Ｐチャンネル型ＭＯＳＦＥＴはチャンネル部分（基
板ゲート部分）に矢印が付加されることにより、Ｎチャ
ンネル型ＭＯＳＦＥＴと区別される。また、図面が複雑
になってしまうのを防ぐために、各図面の回路素子に付
加される回路記号が、互いに重複するものがあるが、そ
れぞれは別個の回路機能を実現するものであると理解さ
れたい。

【００１２】差動形態にされたＰチャンネル型ＭＯＳＦ
ＥＴＱ１とＱ２のゲートには、それぞれ基準電圧Ｖrefi
n と低振幅の入力信号ＩＮとが供給される。上記差動Ｍ
ＯＳＦＥＴＱ１とＱ２のドレイン側と回路の接地電位と
の間には、Ｎチャンネル型ＭＯＳＦＥＴＱ３とＱ４から
なる電流ミラー形態のアクティブ負荷回路が設けられ
る。そして、上記差動ＭＯＳＦＥＴＱ１とＱ２の共通化
されたソースと電源電圧ＶＣＣとの間には、Ｐチャンネ
ル型からなる電流源ＭＯＳＦＥＴＱ５が設けられる。な
お、バッファ回路Ｂuffer としてＣＭＯＳインバータ回
路等が適宜に設けられるが、同図では省略されている。

【００１３】この実施例の半導体集積回路装置は、非動
作期間（スタンバイ状態又はスリープ状態）において必
要な回路部分のみを動作させ、他の回路を非動作状態に
させるという、いわゆる低消費電力モードを備え、かか
る低消費電力モードを指示する制御信号ＰＷＤＭによ
り、上記電流源ＭＯＳＦＥＴＱ５をオフ状態にさせるよ
うにするものである。つまり、上記低消費電力モードの
ときには、クロック信号の入力も停止して、入力回路Ｄ
ＩＦＣ１での電流消費を低減させるようにするものであ
る。このような低消費電力モードにしたとき、入力回路
ＤＩＦＣ１の出力がフローティング状態になるのを防止
するために、Ｎチャンネル型ＭＯＳＦＥＴＱ６が設けら
れ、そのゲートに上記制御信号ＰＷＤＭが供給される。
制御信号ＰＷＤＭにより電流源ＭＯＳＦＥＴＱ５がオフ
状態にされたとき、入力回路ＤＩＦＣ１の出力信号は、
上記ＭＯＳＦＥＴＱ６のオン状態により回路の接地電位
に固定される。

【００１４】図３には、上記第２の入力回路ＤＩＦＣ２
の一実施例の回路図が示されている。上記第２の入力回
路ＤＩＦＣ２は、入力信号ＩＮがクロック信号ＣＬＫに
同期して入力されることに着目し、その電流消費を低減
させるためにクロック信号／Ｃ−ＣＬＫにより間欠的に
動作させられる。つまり、上記図２と同様な構成にされ
たＭＯＳＦＥＴＱ１〜Ｑ６からなる差動増幅回路におい
て、電流源ＭＯＳＦＥＴＱ５のゲートには、オアゲート
回路Ｇ１を通して上記クロック信号／Ｃ−ＣＬＫが供給
される。この実施例では、前記のような低消費電力モー
ドのときは無条件で上記電流源ＭＯＳＦＥＴＱ５をオフ
状態にさせるために、上記オアゲート回路Ｇ１が設け
れ、上記制御信号ＰＷＤＭがクロック信号／Ｃ−ＣＬＫ
とともに供給される。

【００１５】上記のようにＭＯＳＦＥＴＱ１〜Ｑ５から
なる差動増幅回路がクロック信号／Ｃ−ＣＬＫにより間
欠的に動作させられることに対応して、かかる差動増幅
回路の増幅出力を受けるバッファ回路Ｂuffer には、サ
ンプリング・ホールド機能が持たされる。つまり、バッ
ファ回路Ｂuffer は、クロック信号／Ｃ−ＣＬＫ２が供
給され、差動増幅回路が動作状態のときには、かかる増
幅出力信号をサンプリングし、上記差動増幅回路が非動
作状態のときには上記取り込んだ増幅出力信号を保持す
るというホールド動作を行う。このため、バッファ回路
Ｂuffer としては、スルー・ラッチ回路を用いることが
できる。このような回路に代えて、クロック信号／Ｃ−
ＣＬＫ２によりオン状態にされる伝送ゲートＭＯＳＦＥ
Ｔと、伝送ゲートＭＯＳＦＥＴを通して入力された信号
がゲートに供給され、そのゲート入力容量をキャパシタ
として用いるようにしたＣＭＯＳインバータ回路からサ
ンプルホールド回路を用いるものであってもよい。

【００１６】図４には、上記第１の入力回路ＤＩＦＣ１
の他の一実施例の回路図が示されている。この実施例で
は、一対のＮチャンネル型ＭＯＳＦＥＴＱ１とＱ２のゲ
ートとソース間に入力信号ＩＮと基準電圧Ｖrefin とが
それぞれ供給される。つまり、入力ＭＯＳＦＥＴＱ１と
Ｑ２は、Ｎチャンネル型ＭＯＳＦＥＴから構成されて、
ソースには回路の接地電位が供給される。これにより、
ＭＯＳＦＥＴＱ１とＱ２は、それぞれのゲートとソース
間に供給された入力電圧に対応された電流信号を形成す
るようにされる。

【００１７】特に制限されないが、入力信号が上記ＧＴ
Ｌ回路に対応された信号である場合には、入力ＭＯＳＦ
ＥＴＱ１とＱ２のしきい値電圧は、０．４Ｖのような低
いしきい値電圧を持つようにされ、基準電圧Ｖrefin は
０．８Ｖのような電圧にされる。この実施例では、差動
増幅回路のように基準電圧Ｖrefin によるレベルセンス
を行うのではなく、入力信号ＩＮと基準電圧Ｖrefin に
対応した電流センス動作を行うようにされる。つまり、
入力信号ＩＮがハイレベルのときのＭＯＳＦＥＴＱ１の
ドレイン電流と、入力信号ＩＮがロウレベルのときのＭ
ＯＳＦＥＴＱ１のドレイン電流の約半分の電流をＭＯＳ
ＦＥＴＱ２が形成するようにされる。このため、基準電
圧Ｖrefin は前記図２の実施例とは異なり、必ずしもレ
ベルが上記入力信号ＩＮのハイレベルとロウレベルの中
間レベルである必要はない。

【００１８】例えば、上記のＧＴＬの例で説明すると、
ＭＯＳＦＥＴＱ１に比べてＭＯＳＦＥＴＱ２のチャンネ
ル幅を１／２にして、そのゲートに１．２Ｖのようなバ
ス回路の終端電圧Ｖｔを印加するようにしてもよい。あ
るいは、ＭＯＳＦＥＴＱ１とＱ２のサイズを等しくし、
ＭＯＳＦＥＴＱ２のゲートには上記終端電圧Ｖｔを印加
し、ＭＯＳＦＥＴＱ１とＱ２のドレイン間に設けられた
Ｐチャンネル型ＭＯＳＦＥＴＱ３とＱ４からなる電流ミ
ラー回路において、ＭＯＳＦＥＴＱ３のサイズをＭＯＳ
ＦＥＴＱ４の２倍として、ＭＯＳＦＥＴＱ２のドレイン
電流に対して、入力信号ＩＮがハイレベルのときには約
２倍の電流を供給するようにしてもよい。

【００１９】つまり、この実施例の回路では、入力信号
ＩＮがロウレベルのときには、それに対応したＭＯＳＦ
ＥＴＱ１のドレイン電流がＭＯＳＦＥＴＱ３とＱ４を介
してＭＯＳＦＥＴＱ２のドレインに供給される。このと
きには、上記のようにＭＯＳＦＥＴＱ２のドレイン電流
の方が大きいから出力ＯＵＴをロウレベルにディスチャ
ージさせて回路の接地電位のようなロウレベルの出力信
号を形成する。これに対して、入力信号ＩＮがハイレベ
ルのときには、それに対応したＭＯＳＦＥＴＱ１のドレ
イン電流がＭＯＳＦＥＴＱ３とＱ４を介してＭＯＳＦＥ
ＴＱ２のドレインに供給される。このときには、上記の
ように電流ミラー回路を通したＭＯＳＦＥＴＱ１のドレ
イン電流の方がＭＯＳＦＥＴＱ２のドレイン電流より大
きいから出力ＯＵＴをハイレベルにチャージアップさせ
て電源電圧ＶＣＣのようなハイレベルを形成する。

【００２０】この実施例では、上記電流ミラー回路を構
成するＭＯＳＦＥＴＱ３とＱ４のソースには、電圧供給
用のパワースイッチＭＯＳＦＥＴＱ５が設けられる。こ
のＭＯＳＦＥＴＱ５のゲートには、上記のような低消費
電力モードのときの消費電流を削減するための制御信号
ＰＷＤＭが供給される。このような低消費電力モードが
無い半導体集積回路装置では、上記ＭＯＳＦＥＴＱ３と
Ｑ４のソースは、電源電圧ＶＣＣが印加される。

【００２１】上記のような電流センス方式の入力回路
は、第１図の第２の入力回路ＤＩＦＣ２にも利用でき
る。つまり、図４のＭＯＳＦＥＴＱ５のゲートに、クロ
ック信号／Ｃ−ＣＬＫを供給するか、あるいは低消費電
力モードを持つものでは図３の実施例のようなゲート回
路Ｇ１を設け、制御信号ＰＷＤＭとクロック信号／Ｃ−
ＣＬＫを供給するようにすればよい。また、その出力部
には、図３で説明したと同様なバッファ回路Ｂuffer を
設けるようにすればよい。

【００２２】この実施例の入力回路では、ＧＴＬ回路の
ように入力信号が回路の接地電位側に偏倚したもので
も、入力ＭＯＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥ
Ｔを用いることができる。すなわち、上記のようなＧＴ
Ｌのインターフェインにおいて、Ｎチャンネル型の差動
ＭＯＳＦＥＴを用いると、その共通ソースと回路の接地
電位間に設けられる電流源ＭＯＳＦＥＴの動作電圧が不
足して十分な動作が期待できなくなる。そこで、図２又
は図３の実施例のようにＰチャンネル型ＭＯＳＦＥＴを
用いることになるが、この場合には同じコンダクタンス
を持たせるようにする場合のＭＯＳＦＥＴのサイズが大
きくなり、その結果ゲート入力容量が増大したりすると
いう不都合が生じる。

【００２３】後述するように、電源電圧側に偏倚した擬
似ＥＣＬレベルやＡＬＴＳレベルでは、図４の実施例の
各ＭＯＳＦＥＴの導電型を逆にして用いるようにすれば
よい。すなわち、入力信号と基準電圧を受けるＭＯＳＦ
ＥＴは、Ｐチャンネル型ＭＯＳＦＥＴとして、電流ミラ
ー回路を構成するＭＯＳＦＥＴ及びパワースイッチとし
てのＭＯＳＦＥＴをＮチャンネル型ＭＯＳＦＥＴとすれ
ばよい。

【００２４】図５には、この発明に係る入力回路の動作
を説明するたのタイミング図が示されている。（Ａ）に
は、クロック信号に同期して入力された入力信号ＩＮを
そのまま増幅して内部に取り込む回路が示され、（Ｂ）
には、この発明に係る第２の入力回路の動作を説明する
ためのタイミング図が示されている。（Ａ）の回路で
は、クロック信号ＣＬＫに対してセットアップ時間ｔＣ
Ｓとホールド時間ｔＣＨを持つように同期して入力され
る入力信号ＩＮが、そのまま増幅されて内部に取り込ま
れる例が示されいてる。上記の入力信号ＩＮと内部に取
り込まれる信号ＯＵＴとの時間の遅れは、増幅回路での
遅延時間に相当している。このような入力回路では、定
常的に差動増幅回路が動作をしているために必然的に消
費電力が増大してしまう。

【００２５】（Ｂ）のようなこの発明に係る第２の入力
回路では、上記クロック信号ＣＬＫを増幅して形成され
た内部クロック信号／Ｃ−ＣＬＫがハイレベルの期間
は、非動作状態にされて動作電流を消費しない。このと
きには、内部クロック信号／Ｃ−ＣＬＫのハイレベルに
より、図３の実施例回路ではＭＯＳＦＥＴＱ６がオン状
態になり、出力ＯＵＴをロウレベルに固定している。こ
のときに、バッファ回路Ｂuffer によりその前に取り込
まれた信号がホールドされて出力信号ＯＵＴ２が出力さ
れている。

【００２６】上記クロック信号ＣＬＫの変化に対応し
て、内部クロック信号／Ｃ−ＣＬＫがロウレベルになる
と、上記電流源ＭＯＳＦＥＴＱ５がオン状態になり、差
像増幅回路が活性化されて、基準電圧Ｖrefin を参照し
て入力信号ＩＮのハイレベル／ロウレベルを識別し、ハ
イレベル／ロウレベルの出力信号ＯＵＴを形成する。こ
の出力信号ＯＵＴは、上記バッファ回路Ｂuffer を通し
て出力信号ＯＵＴ２として取り込まれる。

【００２７】上記出力バッファに供給される内部クロッ
ク信号／Ｃ−ＣＬＫ２を上記を増幅期間だけ遅れて発生
させ、そのエッジにより上記バッファ回路Ｂuffer にラ
ッチさせた後は、増幅信号ＯＵＴは実質的に無効にされ
る。したがって、第３図の実施例において、ＭＯＳＦＥ
ＴＱ５を上記クロック／Ｃ−ＣＬＫ２がロウレベルにさ
れたタイミングでオフ状態にし、差動回路が活性化され
ている期間を必要最少に短くするものであってもよい。
このようにすれば、クロック信号／Ｃ−ＣＬＫのパルス
ディーティが５０％であっても、差動増幅回路の消費電
流を上記増幅期間に対応して１／２以下に低減させるこ
とができる。

【００２８】また、外部から供給される入力信号は、外
部のクロック信号ＣＬＫと同期して変化させ、入力回路
での遅延時間、つまり、外部クロックＣＬＫに対する内
部クロック／Ｃ−ＣＬＫの信号遅延時間をセットアップ
時間ｔＣＳとして利用するものとしてもよい。このよう
な信号遅延時間をセットアップ時間ｔＣＳとし利用した
場合、上記入力回路での信号遅延時間を見込んだ一定の
時間マージンを持ってセットアップ時間ｔＣＳやホール
ド時間ｔＣＨを余分に設定する必要がなく、その分クロ
ック信号ＣＬＫの周期を短く（周波数を高く）すること
ができる。

【００２９】図６には、上記第２の入力回路ＤＩＦＣ２
の他の一実施例の回路図が示されている。（Ａ）に示さ
れた回路においては、ＣＭＯＳのラッチ回路を用いて増
幅とラッチ動作とが行われる。ＣＭＯＳラッチ回路は、
Ｐチャンネル型ＭＯＳＦＥＴＱ１，Ｑ３とＮチャンネル
型ＭＯＳＦＥＴＱ２，Ｑ４からなる２つのＣＭＯＳイン
バータ回路の入力と出力とを交差接続して構成される。
このＣＭＯＳラッチ回路の増幅動作をクロック信号に同
期して行わせるために、上記ラッチ回路に動作電圧とし
て回路の電位を供給するＮチャンネル型ＭＯＳＦＥＴＱ
５が設けられる。また、上記ラッチ回路の一対の入出力
ノードＩＴ，ＩＢには両者を短絡するＭＯＳＦＥＴ及び
基準電圧Ｖrefin を供給するＭＯＳＦＥＴからなるプリ
チャージ回路が設けられる。

【００３０】上記ＣＭＯＳラッチ回路の一対の入出力ノ
ード（一対の信号線）ＩＴとＩＢには、クロック信号Ｃ
ＬＫと同期した所定のタイミング信号ＣＥ１によって入
力信号ＩＮと基準電圧Ｖrefin とを取り込みＣＭＯＳ伝
送ゲート回路が設けられる。また、上記ＣＭＯＳラッチ
回路の一対の入出力ノードＩＴとＩＢにおける増幅ラッ
チ信号は、所定のタイミング信号ＣＥ２によってスイッ
チ制御されるＣＭＯＳ伝送ゲート回路を通して出力端子
ＯＴとＯＢに伝えられる。

【００３１】上記ＣＭＯＳラッチ回路の動作開始を制御
するＭＯＳＦＥＴＱ５のゲートには、前記のような低消
費電力モードに対応した制御信号ＰＷＤＭとクロック信
号ＣＬＫに同期した信号／ＥＮがノアゲート回路を通し
て伝えられる。このノアゲート回路の出力信号は、上記
プリチャージ回路の動作制御を行うプリチャージ信号と
しても用いられる。

【００３２】（Ｂ）に示された回路においては、入力信
号ＩＮと基準電圧Ｖrefin とは前記のようなＣＭＯＳ伝
送ゲート回路を介してＰチャンネル型の差動ＭＯＳＦＥ
ＴＱ１とＱ２のゲートにそれぞれ供給される。そして、
かかる差動ＭＯＳＦＥＴＱ１とＱ２のドレインに、ゲー
トとドレインとが交差接続されてラッチ形態にされたＮ
チャンネル型ＭＯＳＦＥＴＱ３とＱ４がアクティブ負荷
回路として設けられる。このように、（Ｂ）の回路で
は、増幅部とラッチ部とがそれぞれ分かれて構成され
る。出力ノード（一対の信号線）ＩＴとＩＢには、前記
同様なプリチャージ回路が設けられる。出力ノードＩＴ
とＩＢは、最終的には差動ＭＯＳＦＥＴＱ１とＱ２のド
レイン出力により決定されるから、プリチャージ回路を
省略できる。しかしながら、この実施例のようなプリチ
ャージ回路を設けることにより、ラッチ部の記憶状態を
入力信号の差動増幅出力に高速に応答させることができ
る。

【００３３】図７には、上記図６の入力回路ＤＩＦＣ２
の動作を説明するためのタイミング図が示されている。
制御信号／ＥＮは、外部端子から供給されるクロック信
号ＣＬＫを増幅した内部クロック信号に対応したものと
される。このタイミング信号／ＥＮの前半部分の期間に
同期してタイミング信号ＣＥ１が発生され、後半部分の
期間に対応してタイミング信号ＣＥ２が発生される。こ
れらのタイミング信号ＣＥ１とＣＥ２は、上記／ＥＮに
より形成されるもの、あるいはクロック信号ＣＬＫから
直接的に形成されるもの等種々の実施形態を取ることが
できる。

【００３４】信号／ＥＮがハイレベルの期間は、プリチ
ャージ期間とされる。（Ａ）の回路においては、ＣＭＯ
Ｓラッチ回路の入出力ノードＩＴとＩＢとが短絡され、
かつ上記基準電圧Ｖrefin にプリチャージされる。
（Ｂ）の回路においては、アクティブ負荷回路の出力ノ
ードＩＴとＩＢとが短絡され、かつ上記基準電圧Ｖrefi
nにプリチャージされる。

【００３５】タイミング信号ＣＥ１がハイレベルの期間
では、入力側のＣＭＯＳ伝送ゲート回路がオン状態とな
り、入力信号ＩＮと基準電圧Ｖrefin が取り込まれる。
そして、信号／ＥＮのロウレベルにより、（Ａ）回路で
はＣＭＯＳラッチ回路が動作状態にされて、正帰還を伴
う増幅動作によって高速に入出力ノードＩＴとＩＢとが
ハイレベルとロウレベルに相補的に変化させられる。信
号／ＥＮのロウレベルにより、（Ｂ）回路では、差動増
幅出力と、その出力信号を負荷回路での正帰還増幅動作
とによって同様に出力ノードＩＴとＩＢとがハイレベル
とロウレベルに相補的に変化させられる。

【００３６】タイミング信号ＣＥ１がロウレベルにされ
ると、入力側のＣＭＯＳ伝送ゲート回路がオフ状態にな
って力側と切り離されラッチされる。タイミング信号Ｃ
Ｅ２のハイレベルにより出力側のＣＭＯＳ伝送ゲート回
路がオン状態になり、上記ラッチされた信号が出力端子
ＯＴとＯＢに伝えられる。信号／ＥＮがハイレベルにさ
れると、プリチャージ動作が開始されて出力ノードが基
準電圧Ｖrefin に設定され、この期間は電流消費が行わ
れない。

【００３７】（Ａ）の回路のようにＣＭＯＳラッチ回路
を用いた場合には、入力信号ＩＮを取り込みんで増幅す
る期間だけしか電流消費が行わない。つまり、ＣＭＯＳ
回路では信号レベルがハイレベルとロウレベルにされる
と、Ｎチャンネル型ＭＯＳＦＥＴ又はＰチャンネル型Ｍ
ＯＳＦＥＴの一方がオフ状態にされるので、定常的な直
流電流が流れなくなるからである。そのため、上記信号
／ＥＮのハイレベルによりＭＯＳＦＥＴＱ５をオフ状態
にするのは、図２や図３の実施例回路とは意味が異な
る。つまり、ＭＯＳＦＥＴＱ５をオフ状態にするのは低
消費電力のためではなく、ラッチ回路に保持された信号
をリセットさせて，次に入力信号の取り込みのための予
備動作（プリチャージ動作）のためである。

【００３８】したがって、この信号／ＥＮがハイレベル
になる期間は、タイミング信号ＣＥ２はロウレベルにさ
れて出力側のＣＭＯＳ伝送ゲート回路もオフ状態にされ
る。それ故、出力信号ＯＴとＯＢは、図示しない前記説
明したような適当なラッチ回路により保持させられる。

【００３９】図８には、この発明をシンクロナスダイナ
ミック型ＲＡＭに適用した場合の入力回路の一実施例の
概略ブロック図が示されている。この実施例では、クロ
ック信号ＣＬＫとクロックイネーブル信号ＣＫＥは、前
記図２、図４の実施例回路のように定常的に動作させら
れる入力回路ＤＩＦＣ１が用いられる。これに対して、
コマンド信号Ｃom. 、アドレス信号Ａdd及び入力データ
Ｄinは、図６の（Ａ）又は（Ｂ）に示されたようなラッ
チ型入力回路が用いられる。

【００４０】このため、クロック信号ＣＬＫを受ける入
力回路ＤＩＦＣ１の出力部に設けられるバッファ回路Ｂ
uffer には、上記のような入力回路の動作に必要なタイ
ミング信号ＣＥ１，ＣＥ２及び制御信号ＥＮＢを形成す
る機能が設けられる。ここで、ＥＮＢは／ＥＮと同じ意
味であり、ロウレベルがアクティブレベルとされる。ま
た、クロック回路（ＣＬＫ enable) には、上記クロッ
クイネーブル信号ＣＫＥを受ける入力回路ＤＩＦＣ１及
びバッファ回路Ｂuffer を通した内部クロックイネーブ
ル信号が供給される。これにより、内部クロック信号Ｉ
ＣＬＫは、クロックイネーブル信号ＣＫＥがアクティブ
レベルにされたときに発生させられる。

【００４１】図９には、この発明が適用されるシンクロ
ナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実施
例のブロック図が示されている。同図に示されたＳＤＲ
ＡＭは、特に制限されないが、公知の半導体集積回路の
製造技術によって単結晶シリコンのような１つの半導体
基板上に形成される。

【００４２】この実施例のＳＤＲＡＭは、メモリバンク
Ａ（ＢＡＮＫＡ）を構成するメモリアレイ２００Ａと、
メモリバンク（ＢＡＮＫＢ）を構成するメモリアレイ２
００Ｂを備える。それぞれのメモリアレイ２００Ａと２
００Ｂは、マトリクス配置されたダイナミック型メモリ
セルを備え、図に従えば同一列に配置されたメモリセル
の選択端子は列毎のワード線（図示せず）に結合され、
同一行に配置されたメモリセルのデータ入出力端子は行
毎に相補データ線（図示せず）に結合される。

【００４３】上記メモリアレイ２００Ａの図示しないワ
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補データ線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読出しによっ
て夫々の相補データ線に現れる微小電位差を検出して増
幅する増幅回路である。それにおけるカラムスイッチ回
路は、相補データ線を各別に選択して相補共通データ線
２０４に導通させるためのスイッチ回路である。カラム
スイッチ回路はカラムデコーダ２０３Ａによるカラムア
ドレス信号のデコード結果に従って選択動作される。

【００４４】メモリアレイ２００Ｂ側にも同様にロウデ
コーダ２０１Ｂ，センスアンプ及びカラム選択回路２０
２Ｂ，カラムデコーダ２０３Ｂが設けられる。上記相補
共通データ線２０４は入力バッファ２１０の出力端子及
び出力バッファ２１１の入力端子に接続される。入力バ
ッファ２１０の入力端子及び出力バッファ２１１の出力
端子は８ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７
に接続される。

【００４５】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ２０５とロウアドレスバッファ２０６に
アドレスマルチプレクス形式で取り込まれる。供給され
たアドレス信号はそれぞれのバッファが保持する。ロウ
アドレスバッファ２０６はリフレッシュ動作モードにお
いてはリフレッシュカウンタ２０８から出力されるリフ
レッシュアドレス信号をロウアドレス信号として取り込
む。カラムアドレスバッファ２０５の出力はカラムアド
レスカウンタ２０７のプリセットデータとして供給さ
れ、カラムアドレスカウンタ２０７は後述のコマンドな
どで指定される動作モードに応じて、上記プリセットデ
ータとしてのカラムアドレス信号、又はそのカラムアド
レス信号を順次インクリメントした値を、カラムデコー
ダ２０３Ａ，２０３Ｂに向けて出力する。

【００４６】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号／ＣＳ、カラムアドレスストロ
ーブ信号／ＣＡＳ（記号／はこれが付された信号がロウ
イネーブルの信号であることを意味する）、ロウアドレ
スストローブ信号／ＲＡＳ、ライトイネーブル信号／Ｗ
Ｅ、データ入出力マスクコントロール信号ＤＱＭなどの
外部制御信号と、アドレス入力端子Ａ０〜Ａ１１からの
制御データ及び基準電圧Ｖref とが供給され、それらの
信号のレベルの変化やタイミングなどに基づいてＳＤＲ
ＡＭの動作モード及び上記回路ブロックの動作を制御す
るための内部タイミング信号を形成するもので、そのた
めのコントロールロジック（図示せず）とモードレジス
タ３０を備える。

【００４７】クロック信号ＣＬＫは、ＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。チップセレ
クト信号／ＣＳがハイレベルのとき（チップ非選択状
態）やその他の入力は意味を持たない。但し、後述する
メモリバンクの選択状態やバースト動作などの内部動作
はチップ非選択状態への変化によって影響されない。／
ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭに
おける対応信号とは機能が相違され、後述するコマンド
サイクルを定義するときに有意の信号とされる。

【００４８】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、図示しないがリードモードにおい
て、出力バッファ２１１に対するアウトプットイネーブ
ルの制御を行う外部制御信号もコントローラ２１２に供
給され、その信号が例えばハイレベルのときには出力バ
ッファ２１１は高出力インピーダンス状態にされる。

【００４９】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１０のレベルによって
定義される。Ａ１１からの入力は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ１１の入力がロ
ウレベルの時はメモリバンクＢＡＮＫＡが選択され、ハ
イレベルの時はメモリバンクＢＡＮＫＢが選択される。
メモリバンクの選択制御は、特に制限されないが、選択
メモリバンク側のロウデコーダのみの活性化、非選択メ
モリバンク側のカラムスイッチ回路の全非選択、選択メ
モリバンク側のみの入力バッファ２１０及び出力バッフ
ァ２１１への接続などの処理によって行うことができ
る。

【００５０】後述のプリチャージコマンドサイクルにお
けるＡ１０の入力は相補データ線などに対するプリチャ
ージ動作の態様を指示し、そのハイレベルはプリチャー
ジの対象が双方のメモリバンクであることを指示し、そ
のロウレベルは、Ａ１１で指示されている一方のメモリ
バンクがプリチャージの対象であることを指示する。

【００５１】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ８のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００５２】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページ（２５
６）とされ、設定可能なＣＡＳレイテンシイは１，２，
３とされ、設定可能なライトモードは、バーストライト
とシングルライトとされる。

【００５３】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。

【００５４】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１１による
メモリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ１０に供給さ
れるアドレスがロウアドレス信号として、Ａ１１に供給
される信号がメモリバンクの選択信号として取り込まれ
る。取り込み動作は上述のように内部クロック信号の立
ち上がりエッジに同期して行われる。例えば、当該コマ
ンドが指定されると、それによって指定されるメモリバ
ンクにおけるワード線が選択され、当該ワード線に接続
されたメモリセルがそれぞれ対応する相補データ線に導
通される。

【００５５】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ８に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００５６】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ３０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ３０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ８に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。

【００５７】（５）プリチャージコマンド（Ｐｒ） これは、Ａ１０，Ａ１１によって選択されたメモリバン
クに対するプリチャージ動作の開始コマンドとされ、／
ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイ
レベルによって指示される。

【００５８】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００５９】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００６０】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００６１】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のために図示しない
ラッチ回路にラッチされるようになっている。

【００６２】したがって、データ入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７においてデータが衝突しない限り、処理が終了
していないコマンド実行中に、当該実行中のコマンドが
処理対象とするメモリバンクとは異なるメモリバンクに
対するプリチャージコマンド、ロウアドレスストローブ
・バンクアクティブコマンドを発行して、内部動作を予
め開始させることが可能である。

【００６３】ＳＤＲＡＭ２２は、クロック信号ＣＬＫ
（内部クロック信号）に同期してデータ、アドレス、制
御信号を入出力できるため、ＤＲＡＭと同様の大容量メ
モリをＳＲＡＭに匹敵する高速動作させることが可能で
あり、また、選択された１本のワード線に対して幾つの
データをアクセスするかをバーストレングスによって指
定することによって、内蔵カラムアドレスカウンタ２０
７で順次カラム系の選択状態を切り換えていって複数個
のデータを連続的にリード又はライトできることが理解
されよう。

【００６４】図１０には、この発明が適用されるＳＤＲ
ＡＭのリードサイクルの一例を説明するためのタイミン
グ図が示されている。／ＣＳと／ＲＡＳのロウレベルよ
り、ロウアドレスＲ：ａが取り込まれる。また、アドレ
スＡ１１（バンクセレクトＢＳ）のロウレベルにより、
バンク−０がアクティブにされてバンク−０に対してロ
ウ系のアドレス選択動作が開始される。３クロック後
に、／ＣＡＳがロウレベルにされて、カラムアドレス
Ｃ：ａが取り込まれてカラム系の選択動作が開始され
る。

【００６５】ＣＡＳレイテンシイが３にされているとす
ると、３クロック後に出力信号ａが出力される。バース
トリードが指定されているなら、以後クロックに同期し
てデータａ＋１、ａ＋２、ａ＋３が順次に出力される。
このような読み出し動作と平行して、アクティブバンク
−１の指定と、それに対応したロウアドレスＲ：ｂと、
それから３クロック遅れてカラムアドレスＣ：ｂが入力
される。これにより、３クロック後にデータｂ、ｂ＋
１、ｂ＋２、ｂ＋３が順次に読み出される。

【００６６】リードバンク−１を指定してカラムアドレ
スＣ：ｂ’を入力すると、引き続いてそれより３クロッ
クに遅れてデータｂ’とｂ’＋１が出力される。２クロ
ック後に、リードバック−１を指定してカラムアドレス
Ｃ：ｂ”を入力するとｂ’がｂ”に置き替えられるので
それより３クロックに遅れてデータｂ”とｂ”＋１、
ｂ”＋２、ｂ”＋３が出力される。

【００６７】図１１には、この発明が適用されるＳＤＲ
ＡＭのライトサイクルの一例を説明するためのタイミン
グ図が示されている。／ＣＳと／ＲＡＳのロウレベルよ
り、ロウアドレスＲ：ａが取り込まれる。また、アドレ
スＡ１１（バンクセレクトＢＳ）のロウレベルにより、
バンク−０がアクティブにされてバンク−０に対してロ
ウ系のアドレス選択動作が開始される。３クロック後
に、／ＣＡＳがロウレベルにされて、カラムアドレス
Ｃ：ａが取り込まれてカラム系の選択動作が開始され、
それと同時に入力された書き込み信号ａが選択されたメ
モリセルに書き込まれ、以下バーストライトに対応して
カラムアドレスが更新されて、データａ＋１、ａ＋２、
ａ＋３がクロックに同期して書き込まれる。

【００６８】このようなバースト書き込み動作と平行し
て、アクティブバンク−１の指定と、それに対応したロ
ウアドレスＲ：ｂと、それから３クロック遅れてカラム
アドレスＣ：ｂが入力され、書き込みデータｂが書き込
まれる。以下、上記同様にｂ＋１、ｂ＋２、ｂ＋３がク
ロックに同期して順次に書き込まれる。以下、ライトバ
ンク−１を指定してカラムアドレスＣ：ｂ’を入力し、
書き込みデータｂ’とｂ’＋１を入力し、リードバック
−１を指定してカラムアドレスＣ：ｂ”を入力すると、
カラムアドレスがｂ’からｂ”に置き替えられるので、
それよに対応したデータｂ”とｂ”＋１、ｂ”＋２、
ｂ”＋３が順次に書き込まれる。

【００６９】図１２には、この発明が適用されるＳＤＲ
ＡＭの他の一実施例の入力部のブロック図が示されてい
る。同図には、ＳＤＲＡＭのうち、入出力バッファと、
それに関連する内部回路が代表として例示的に示されて
いる。

【００７０】クロック入力バッファ（Ｃlock Ｉnput
Ｂuffer)１は、外部クロックＣＬＫの他に、チップセレ
クト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡ
Ｓ、カラムアドレスストローブ信号／ＣＡＳライトイネ
ーブル信号／ＷＥ等の制御信号を受けて、内部動作に必
要な各種制御信号を形成する。そして、通常のシンクロ
ナスＤＲＡＭと異なり、外部クロックＣＬＫがそのまま
内部クロックとして用いられるのではなく、クロック入
力バッファ１に含まれるＰＬＬ回路（又はＤＬＬ）によ
り内部クロックが形成される。

【００７１】つまり、外部クロックＣＬＫは、ＰＬＬ回
路（又はＤＬＬ回路）の位相比較器に入力されて、ここ
で内部クロックと比較され、外部クロックＣＬＫに対応
して内部クロックの位相制御（周波数制御）が行われ
て、外部クロックと同期した内部クロックが形成され
る。この構成では、外部クロックＣＬＫをそのまま内部
クロックとして用いる前記のような回路に比べて、入力
バッファでの信号遅延を実質的に無くすことができ、ク
ロック信号ＣＬＫとそれに同期して入力される各種入力
信号とのセットアップ時間に、上記クロック信号ＣＬＫ
における信号遅延時間を考慮しなくて済み、外部クロッ
クＣＬＫの高周波数化にも十分対応できるようにされ
る。

【００７２】アドレス入力バッファ（Ａddress Ｉnput
Ｂuffer)２は、上記のように時系列的に入力されるア
ドレス信号を取り込む。このアドレス入力バッファ２か
らは、ロウ系アドレス信号やカラム系アドレス信号の他
に、モード設定に用いられるコード情報Ｃode も取り込
まれる。このコード情報Ｃode は、モードデコーダ（Ｍ
ode Ｄecoder) ５に含まれるモードレジスタにセットさ
れ、モードデコーダ５によって解読されて、それに対応
した動作を実現するための各種制御信号が形成される。

【００７３】データ入力バッファ（Ｄata Ｉnput Ｂuf
fer)３は、入出力端子Ｉ／Ｏから供給される書き込み信
号を取り込み、図示しないメモリアレイ( Ｍemory arra
y)に書き込みデータＤata として伝えられる。データ出
力バッファ（Ｄata ＯutputＢuffer)４は、メモリアレ
イ( Ｍemory array)から読み出された読み出しデータＤ
ata を外部端子Ｉ／Ｏから送出させる。

【００７４】ラス系コントロール回路（ＲＡＳ系Ｃontr
ol) ６は、モードデコーダ５の出力により、ロウ系アド
レスコントロール（Ｒow系Ａddress Ｃontrol) ７と、
ロウ系アドレスプレデコーダ（Ｒow系Ａddress pre- Ｄ
ecoder) １０を制御して、ロウ系のアドレス選択動作を
制御する。上記ロウ系アドレスコントロール７では、ロ
ウアドレス信号（Ｒow Ａddress) 又はリフレッシュア
ドレス信号を出力する。ロウ系アドレスプレデコーダ１
０は、アドレス信号を解読してバンク０と１（Ｂank-0
とＢank-1)にプレデコードされたアドレス信号( Ｒow
Ａddress')を送出する。

【００７５】バンクコントロール回路（Ｂank Ｃontro
l) ９は、モードデコーダ５からの出力信号により、カ
ラム系アドレスカウンタ（Ｃolumn 系Ａddress Ｃount
er) ８と、カラム系アドレスプレデコーダ（Ｃolumn Ａ
ddress pre- Ｄecoder) １２を制御して、カラム系のア
ドレス選択動作を制御する。カラム系アドレスカウンタ
８には、カラムアドレス信号（Ｃolumn Ａddress) が初
期値として入力される。このカラム系アドレスカウンタ
８は、バーストカウンタ（Ｂurst Ｃounter )とも呼ば
れる。カラム系アドレスプレデコーダ１2 は、アドレス
信号を解読してメモリアレイ( Ｍemory array)にプレデ
コードされたアドレス信号( Ｃolumn Ａddress')を送出
する。

【００７６】ロウ系アドレスプレデコーダ１０には、冗
長回路（Ｒedundancy)１１が設けられ、不良のワード線
が冗長ワード線に置き替えられる。同様に、カラム系ア
ドレスプレデコーダ１２には、冗長回路（Ｒedundancy)
１３が設けられ、不良のデータ線が冗長データ線に置き
替えられる。

【００７７】図１３には、上記図１２に示した入力回路
の動作を説明するためのタイミング図が示されている。
ただし、入力回路の具体的構成は、図６に示したような
回路が用いられる。同図において、制御信号／ＥＮは、
外部端子から供給されるクロック信号ＣＬＫは、ＰＬＬ
回路又はＤＬＬ回路により内部クロックＩＣＬＫと位相
同期させられる。これに対応してタイミング信号／ＥＮ
も上記外部クロックＣＬＫにほぼ位相同期させられ、そ
の前半部分の期間に同期してタイミング信号ＣＥ１が発
生され、後半部分の期間に対応してタイミング信号ＣＥ
２が発生される。これらのタイミング信号ＣＥ１とＣＥ
２は、上記／ＥＮにより形成されるもの、あるいはクロ
ック信号ＩＣＬＫから直接的に形成されるもの等種々の
実施形態を取ることができる。

【００７８】信号／ＥＮがハイレベルの期間は、プリチ
ャージ期間とされる。図６（Ａ）の回路においては、Ｃ
ＭＯＳラッチ回路の入出力ノードＩＴとＩＢとが短絡さ
れ、かつ上記基準電圧Ｖrefin にプリチャージされる。
図６（Ｂ）の回路においては、アクティブ負荷回路の出
力ノードＩＴとＩＢとが短絡され、かつ上記基準電圧Ｖ
refin にプリチャージされる。

【００７９】タイミング信号ＣＥ１がハイレベルの期間
では、入力側のＣＭＯＳ伝送ゲート回路がオン状態とな
り、入力信号ＩＮと基準電圧Ｖrefin が取り込まれる。
そして、信号／ＥＮのロウレベルにより、図６（Ａ）回
路ではＣＭＯＳラッチ回路が動作状態にされて、正帰還
を伴う増幅動作によって高速に入出力ノードＩＴとＩＢ
とがハイレベルとロウレベルに相補的に変化させられ
る。信号／ＥＮのロウレベルにより、図６（Ｂ）回路で
は、差動増幅出力と、その出力信号を負荷回路での正帰
還増幅動作とによって同様に出力ノードＩＴとＩＢとが
ハイレベルとロウレベルに相補的に変化させられる。

【００８０】タイミング信号ＣＥ１がロウレベルにされ
ると、入力側のＣＭＯＳ伝送ゲート回路がオフ状態にな
って力側と切り離されラッチされる。タイミング信号Ｃ
Ｅ２のハイレベルにより出力側のＣＭＯＳ伝送ゲート回
路がオン状態になり、上記ラッチされた信号が出力端子
ＯＴとＯＢに伝えられる。信号／ＥＮがハイレベルにさ
れると、プリチャージ動作が開始されて出力ノードが基
準電圧Ｖrefin に設定され、この期間は前記同様に電流
消費が行われない。

【００８１】この信号／ＥＮがハイレベルになる期間
は、タイミング信号ＣＥ２はロウレベルにされて出力側
のＣＭＯＳ伝送ゲート回路もオフ状態にされる。それ
故、出力信号ＯＴとＯＢは、図示しない前記説明したよ
うな適当なラッチ回路により保持させられる。この実施
例では、外部クロックＣＬＫと内部クロックＩＣＬＫ又
はタイミング信号／ＥＮとの時間差が実質的には無くな
るようにされるから、外部から供給される信号Ｃom. 等
のセットアップ時間ｔＣＳを、内部タイミング信号／Ｅ
Ｎ等における信号遅延時間を考慮する必要がなく、ホー
ルド時間ｔＣＨのマージンが大きくできること、あるい
はその分クロック信号ＣＬＫの周波数を高くすることが
可能になる。

【００８２】図１４には、この発明が適用されるＧＴＬ
回路を説明するための概略ブロック図が示されている。
このＧＴＬは、従来のＴＴＬ（トランジスタ・トランジ
スタ・ロジック）レベルよりもバス線路上の信号振幅を
半分以下に低下させて低消費電力化を図るものである。
すなわち、バス回路の終端電圧Ｖｔを＋１．２Ｖのよう
な低電圧とし、受信回路は、０．８Ｖのような基準電圧
Ｖref を持つ差動増幅回路を用いるようにする。これに
より、信号伝送路に伝えられるハイレベルとロウレベル
は、終端電圧Ｖｔに対応した１．２Ｖと、出力ＭＯＳＦ
ＥＴのオン抵抗による電圧降下分による０．４Ｖとされ
る。このようなＧＴＬインターフェイスを本発明を適用
する場合、前記ＳＤＲＡＭ等の入力回路にはかかる信号
伝送経路を介して入力信号が供給される。そして、前記
基準電圧Ｖref ( Ｖrefin)は０．８Ｖのような電圧に設
定される。この基準電圧Ｖref ( Ｖrefin)は、半導体集
積回路装置の内部で発生させるものであってもよい。

【００８３】図１５には、この発明が適用される低振幅
インターフェイスの代表的な例を説明するためのレベル
設定図である。その１つは、従来の回路の接地電位０Ｖ
に代えて＋５Ｖのような電源電圧ＶＤＤを基準にしてハ
イレベルが４．２Ｖでロウレベルが３．４Ｖのような擬
似ＥＣＬ信号であり、他の１つは前記のようにハイレベ
ルが１．２Ｖでロウレベルが０．４ＶとなるようなＧＴ
Ｌ信号、残りの１つは本願出願人において先に提案され
ているハイレベルが４．２Ｖでロウレベルが３．９Ｖの
ようなＡＬＴＳ信号である。この他、ＬＶＴＴＬのよう
な信号も同様に適用することができる。

【００８４】図１６には、この発明が適用されたＳＤＲ
ＡＭを用いたパーソナルコンピュータシステムの一実施
例の構成図が示されている。同図（Ａ）にはその外観の
要部概略図が示され、同図（Ｂ）にはそのブロック図が
示されている。

【００８５】フロッピーディスクドライブＦＤＤ及び主
記憶メモリとしての本発明が適用されたＤＲＡＭによる
ファイルメモリｆｉｌｅＭ，バッテリバックアップとし
てのＳＲＡＭを内蔵したシステムである。そして、入出
力装置をキーボードＫＢ及びディスプレイＤＰとし、フ
ロッピーディスクＦＤが上記フロッピーディスクドライ
ブＦＤＤに挿入される。このことによってソフトウェア
としての上記フロッピーディスクＦＤおよびハードウェ
アとしての上記ファイルメモリｆｉｌｅＭに情報を記憶
できるデスクトップタイプパソコンとなる。

【００８６】本実施例ではデスクトップタイプパソコン
について適用した例について記載したが、ノート型パソ
コン等についても適用が可能であり、補助機能としてフ
ロッピーディスクを例として記載したが特に限定されな
い。

【００８７】同図（Ｂ）において、この実施例のパーソ
ナルコンピュータは、本情報機器としての中央処理装置
ＣＰＵ，上記情報処理システム内に構築したＩ／Ｏバ
ス，ＢＵＳ Ｕｎｉｔ，主記憶メモリや拡張メモリなど
高速メモリをアクセスするメモリ制御ユニットＭｅｍｏ
ｒｙ Ｃｏｎｔｒｏｌｌ Ｕｎｉｔ、主記憶メモリとし
ての本発明に係るＤＲＡＭ（ＳＤＲＡＭ）及び拡張ＲＡ
Ｍ（ＳＤＲＡＭ），基本制御プログラム等が格納された
ＥＰＲＯＭ（フラッシュＥＰＲＯＭ）、先端にキーボー
ドが接続されたキーボードコントローラＫＢＤＣ等によ
って構成される。

【００８８】表示アダプタとしてのＤｉｓｐｌａｙ ａ
ｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉｓｐｌ
ａｙ ａｄａｐｔｅｒの先端にはディスプレイが接続さ
れている。そして、上記Ｉ／Ｏバスにはパラレルポート
Ｐａｒａｌｌｅｌ ＰｏｒｔＩ／Ｆ，マウス等のシリア
ルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロッピー
ディスクドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤ
Ｉ／Ｆに変換するバッファコントローラＨＤＤ ｂｕｆ
ｆｅｒが接続される。上記メモリ制御ユニットＭｅｍｏ
ｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔからのバスと接続され
て拡張ＲＡＭ及び主記憶メモリとしての本発明に係るＳ
ＤＲＡＭが接続されている。拡張ＲＡＭも特に制限され
ないが、この発明に係るＳＤＲＡＭにより構成される。

【００８９】このパーソナルコンピュータシステムの動
作の概略について説明する。電源が投入されて、動作を
開始するとまず上記中央処理装置ＣＰＵは、上記ＲＯＭ
を上記Ｉ／Ｏバスを通してアクセスし、初期診断、初期
設定を行なう。そして、補助記憶装置からシステムプロ
グラムを主記憶メモリとしての本発明のＤＲＡＭにロー
ドする。上記中央処理装置ＣＰＵは、上記Ｉ／Ｏバスを
通してＨＤＤコントローラにＨＤＤをアクセスするもの
として動作する。システムプログラムのロードが終了す
ると、ユーザの処理要求に従い、処理を進めていく。

【００９０】ユーザは上記Ｉ／Ｏバス上のキーボードコ
ントローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ ａ
ｄａｐｔｅｒにより処理の入出力を行ないながら作業を
進める。そして、必要に応じてパラレルポートＰａｒａ
ｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒｉ
ａｌ Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活用
する。また、本体上の主記憶メモリとしての本発明に係
るＳＤＲＡＭでは主記憶容量が不足する場合は、拡張Ｒ
ＡＭにより主記憶を補う。また、図にはハードディスク
ドライブＨＤＤとして記載したが、フラッシュメモリＦ
ＥＰＲＯＭを用いたフラッシュファイルに置き換えるこ
とも可能である。

【００９１】このようなマイクロコンピュータシステム
において、中央処理装置ＣＰＵと接続されるバスは、及
びコントロールユニットＤＲＡＭ（ＳＤＲＡＭ）と接続
されるバスは、前記のようなＧＴＬにより構成される。
そして、これらはいずれもクロックに同期して信号の授
受を行うようにされ、そのインターフェイスには前記実
施例のようなクロック信号に同期して入力される各種入
力信号は、クロック信号により間欠的に動作させられて
低消費電力化が図られるものである。

【００９２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） クロック信号に同期して信号の入力又は出力が
行われ、かつ外部に対しては電源電圧に対して小さな信
号振幅にされた信号の授受を行うようにされた低振幅の
入出力インターフェイスを持つ半導体集積回路装置にお
いて、外部から供給されるクロック信号を受ける入力回
路としては実質的に定常的に動作させられる差動回路で
取り込み、上記クロック信号に同期して入力される低振
幅の入力信号を受ける入力回路については、差動回路を
上記クロック信号により間欠的に動作させ、かかる差動
回路が動作期間中は取り込まれた内部信号を上記内部ク
ロック信号によりサンプリングし、差動回路の非動作期
間中は上記サンプリングした信号をホールドさせること
により、低信号振幅に適用が可能で、消費電流を大幅に
低減させた入力回路を得ることができるという効果が得
られる。

【００９３】（２） 上記（１）の半導体集積回路装置
において、何も動作を行わない非動作モードをのときに
は上記第１の入力回路を構成する電流源ＭＯＳＦＥＴ及
び上記第２の入力回路を構成する電流源ＭＯＳＦＥＴを
共にオフ状態にすることにより、かかる非動作モードで
の低消費電力化を図ることができるという効果が得られ
る。

【００９４】（３） 上記第２の入力回路として、入力
取り込み制御信号の前半においてオン状態になって、上
記低振幅の入力信号とそのほぼ中間電位にされた基準電
圧とを取り込む第１の伝送ゲート回路と、上記入力信号
と基準電圧に対応された一対のノードに入力と出力とが
交差接続されてなるＣＭＯＳインバータ回路からなるラ
ッチ回路と、上記入力取り込み信号が発生される前に上
記一対のノードを短絡して上記基準電圧に対応されたプ
リチャージ電圧を供給するプリチャージ回路と、上記入
力取り込み制御信号の後半においてオン状態になって、
ラッチ回路の出力信号を内部回路に伝える第２の伝送ゲ
ート回路とを用いることにより、高感度及び低消費電力
で、かつラッチ機能を持つ入力回路を得ることができる
という効果が得られる。

【００９５】（４） 上記第２の入力回路として、入力
取り込み制御信号の前半においてオン状態になって、上
記低振幅の入力信号とそのほぼ中間電位にされた基準電
圧とを取り込む第１の伝送ゲート回路と、上記入力信号
と基準電圧に対応された一対のノードにゲートが接続さ
れてなる第１導電型の差動ＭＯＳＦＥＴと、上記第１導
電型の差動ＭＯＳＦＥＴのドレイン側に設けられ、ゲー
トとドレインが交差接続されてなる第２導電型の負荷Ｍ
ＯＳＦＥＴと、上記入力取り込み信号が発生される前に
上記第１導電型の差動ＭＯＳＦＥＴと第２導電型の負荷
ＭＯＳＦＥＴのドレインが接続されてなる一対の出力ノ
ードを短絡して上記基準電圧に対応されたプリチャージ
電圧を供給するプリチャージ回路と、上記入力取り込み
制御信号の後半においてオン状態になって、上記一対の
出力ノードの信号を内部回路に伝える第２の伝送ゲート
回路とを用いることにより、高感度及び低消費電力でか
つラッチ機能を持つ入力回路を得ることができるという
効果が得られる。

【００９６】（５） クロック信号に同期して信号の入
力又は出力が行われ、かつ外部に対しては電源電圧に対
して小さな信号振幅にされた信号の授受を行うようにさ
れた低振幅の入出力インターフェイスを持つ半導体集積
回路装置において、上記低振幅の入力信号とかかる信号
振幅のほぼ中間電位にされた基準電圧とがゲートとソー
ス間に供給された第１導電型の一対の入力ＭＯＳＦＥＴ
と、かかる一対の入力ＭＯＳＦＥＴのドレインに設けら
れ、一方の入力ＭＯＳＦＥＴのドレイン電流に対応した
電流を他方の入力ＭＯＳＦＥＴのドレインに供給する第
２導電型のＭＯＳＦＥＴからなる電流ミラー回路と、上
記電流ミラー回路を構成する第２導電型のＭＯＳＦＥＴ
のソースに動作電流を供給する電流源ＭＯＳＦＥＴとを
用い、クロック信号を受けるものは定常的に動作させ、
クロック信号に同期した入力信号を受けるものはをクロ
ック信号により間欠的に動作させる。この構成では、入
力信号がＭＯＳＦＥＴのゲートとソース間に供給される
から低振幅信号レベルが回路の接地電位又は電源電圧側
に偏倚したものでも動作可能にできるという効果が得ら
れる。

【００９７】（６） 上記（５）の半導体集積回路装置
において、何も動作を行わない非動作モードをのときに
は電流源ＭＯＳＦＥＴオフ状態にすることにより、かか
る非動作モードでの低消費電力化を図ることができると
いう効果が得られる。

【００９８】（７） シンクロナスダイナミック型ＲＡ
Ｍにこの発明を適用することにより、低消費電力化を図
りつつ、ＧＴＬ等の低振幅インターフェイスを実現する
ことができるという効果が得られる。

【００９９】（８） 半導体集積回路装置の外部から供
給された外部クロック信号と上記外部クロック信号の信
号振幅のほぼ中間電位とされる第１基準電圧とをそのゲ
ートに受ける一対の差動ＭＯＳＦＥＴと、上記一対の差
動ＭＯＳＦＥＴのそれぞれのソース−ドレイン経路に電
流を流す電流源回路とを含み、上記外部クロック信号の
信号振幅よりも大きな信号振幅を有する内部クロック信
号を形成する第１入力回路と、上記半導体集積回路装置
の外部から供給された外部入力信号と上記外部入力信号
の信号振幅のほぼ中間電位とされる第２基準電圧と上記
外部クロック信号に応答する制御信号とを受け、上記制
御信号に基づいて上記外部入力信号をラッチするラッチ
回路を含み、上記ラッチ回路は、上記入力信号の信号振
幅よりも大きな信号振幅を有する内部信号を形成する第
２入力回路とを用いることにより、低信号振幅に適用が
可能で、消費電流を大幅に低減させた入力回路を持つ半
導体集積回路装置を得ることができるという効果が得ら
れる。

【０１００】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＳＤ
ＲＡＭにおいてデータは８ビット単位で入出力するもの
他、１６ビット単位での入出力を行うようにしてもよ
い。また、これらのデータビット数や記憶容量に対応し
てアドレスの割り付けも種々の実施形態を取ることがで
きるものである。この発明は、クロック信号に同期して
入力信号の取り込みが行われる各種半導体集積回路装置
に広く利用できるものである。

【０１０１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、クロック信号に同期して信
号の入力又は出力が行われ、かつ外部に対しては電源電
圧に対して小さな信号振幅にされた信号の授受を行うよ
うにされた低振幅の入出力インターフェイスを持つ半導
体集積回路装置において、外部から供給されるクロック
信号を受ける入力回路としては実質的に定常的に動作さ
せられる差動回路で取り込み、上記クロック信号に同期
して入力される低振幅の入力信号を受ける入力回路につ
いては、差動回路を上記クロック信号により間欠的に動
作させ、かかる差動回路が動作期間中は取り込まれた内
部信号を上記内部クロック信号によりサンプリングし、
差動回路の非動作期間中は上記サンプリングした信号を
ホールドさせることにより、低信号振幅に適用が可能
で、消費電流を大幅に低減させた入力回路を得ることが
できる。

【０１０２】上記の半導体集積回路装置において、何も
動作を行わない非動作モードをのときには上記第１の入
力回路を構成する電流源ＭＯＳＦＥＴ及び上記第２の入
力回路を構成する電流源ＭＯＳＦＥＴを共にオフ状態に
することにより、かかる非動作モードでの低消費電力化
を図ることができる。

【０１０３】上記第２の入力回路として、入力取り込み
制御信号の前半においてオン状態になって、上記低振幅
の入力信号とそのほぼ中間電位にされた基準電圧とを取
り込む第１の伝送ゲート回路と、上記入力信号と基準電
圧に対応された一対のノードに入力と出力とが交差接続
されてなるＣＭＯＳインバータ回路からなるラッチ回路
と、上記入力取り込み信号が発生される前に上記一対の
ノードを短絡して上記基準電圧に対応されたプリチャー
ジ電圧を供給するプリチャージ回路と、上記入力取り込
み制御信号の後半においてオン状態になって、ラッチ回
路の出力信号を内部回路に伝える第２の伝送ゲート回路
とを用いることにより、高感度及び低消費電力で、かつ
ラッチ機能を持つ入力回路を得ることができる。

【０１０４】上記第２の入力回路として、入力取り込み
制御信号の前半においてオン状態になって、上記低振幅
の入力信号とそのほぼ中間電位にされた基準電圧とを取
り込む第１の伝送ゲート回路と、上記入力信号と基準電
圧に対応された一対のノードにゲートが接続されてなる
第１導電型の差動ＭＯＳＦＥＴと、上記第１導電型の差
動ＭＯＳＦＥＴのドレイン側に設けられ、ゲートとドレ
インが交差接続されてなる第２導電型の負荷ＭＯＳＦＥ
Ｔと、上記入力取り込み信号が発生される前に上記第１
導電型の差動ＭＯＳＦＥＴと第２導電型の負荷ＭＯＳＦ
ＥＴのドレインが接続されてなる一対の出力ノードを短
絡して上記基準電圧に対応されたプリチャージ電圧を供
給するプリチャージ回路と、上記入力取り込み制御信号
の後半においてオン状態になって、上記一対の出力ノー
ドの信号を内部回路に伝える第２の伝送ゲート回路とを
用いることにより、高感度及び低消費電力でかつラッチ
機能を持つ入力回路を得ることができる。

【０１０５】クロック信号に同期して信号の入力又は出
力が行われ、かつ外部に対しては電源電圧に対して小さ
な信号振幅にされた信号の授受を行うようにされた低振
幅の入出力インターフェイスを持つ半導体集積回路装置
において、上記低振幅の入力信号とかかる信号振幅のほ
ぼ中間電位にされた基準電圧とがゲートとソース間に供
給された第１導電型の一対の入力ＭＯＳＦＥＴと、かか
る一対の入力ＭＯＳＦＥＴのドレインに設けられ、一方
の入力ＭＯＳＦＥＴのドレイン電流に対応した電流を他
方の入力ＭＯＳＦＥＴのドレインに供給する第２導電型
のＭＯＳＦＥＴからなる電流ミラー回路と、上記電流ミ
ラー回路を構成する第２導電型のＭＯＳＦＥＴのソース
に動作電流を供給する電流源ＭＯＳＦＥＴとを用い、ク
ロック信号を受けるものは定常的に動作させ、クロック
信号に同期した入力信号を受けるものはをクロック信号
により間欠的に動作させる。この構成では、入力信号が
ＭＯＳＦＥＴのゲートとソース間に供給されるから低振
幅信号レベルが回路の接地電位又は電源電圧側に偏倚し
たものでも動作可能にできる。

【０１０６】上記の半導体集積回路装置において、何も
動作を行わない非動作モードをのときには電流源ＭＯＳ
ＦＥＴオフ状態にすることにより、かかる非動作モード
での低消費電力化を図ることができる。

【０１０７】シンクロナスダイナミック型ＲＡＭにこの
発明を適用することにより、低消費電力化を図りつつ、
ＧＴＬ等の低振幅インターフェイスを実現することがで
きる。

【０１０８】半導体集積回路装置の外部から供給された
外部クロック信号と上記外部クロック信号の信号振幅の
ほぼ中間電位とされる第１基準電圧とをそのゲートに受
ける一対の差動ＭＯＳＦＥＴと、上記一対の差動ＭＯＳ
ＦＥＴのそれぞれのソース−ドレイン経路に電流を流す
電流源回路とを含み、上記外部クロック信号の信号振幅
よりも大きな信号振幅を有する内部クロック信号を形成
する第１入力回路と、上記半導体集積回路装置の外部か
ら供給された外部入力信号と上記外部入力信号の信号振
幅のほぼ中間電位とされる第２基準電圧と上記外部クロ
ック信号に応答する制御信号とを受け、上記制御信号に
基づいて上記外部入力信号をラッチするラッチ回路を含
み、上記ラッチ回路は、上記入力信号の信号振幅よりも
大きな信号振幅を有する内部信号を形成する第２入力回
路とを用いることにより、低信号振幅に適用が可能で、
消費電流を大幅に低減させた入力回路を持つ半導体集積
回路装置を得ることができる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置における入
力回路の一実施例を示す概略ブロック図である。

【図２】図１の入力回路ＤＩＦＣ１の一実施例を示す回
路図である。

【図３】図１の入力回路ＤＩＦＣ２の一実施例を示す回
路図である。

【図４】図１の入力回路ＤＩＦＣ２の他の一実施例を示
す回路図である。

【図５】この発明に係る入力回路の動作を説明するたの
タイミング図である。

【図６】図１の入力回路ＤＩＦＣ２の他の一実施例を示
す回路図である。

【図７】図６に示した入力回路ＤＩＦＣ２の動作を説明
するためのタイミング図である。

【図８】この発明をシンクロナスダイナミック型ＲＡＭ
に適用した場合の入力回路の一実施例を示す概略ブロッ
ク図である。

【図９】この発明が適用されるシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図１０】この発明が適用されるＳＤＲＡＭのリードサ
イクルの一例を説明するためのタイミング図である。

【図１１】この発明が適用されるＳＤＲＡＭのライトサ
イクルの一例を説明するためのタイミング図である。

【図１２】この発明が適用されるＳＤＲＡＭの他の一実
施例を示す入力部のブロック図である。

【図１３】図１２に示した入力回路の動作を説明するた
めのタイミング図である。

【図１４】この発明が適用されるＧＴＬ回路を説明する
ための概略ブロック図である。

【図１５】この発明が適用される低振幅インターフェイ
スの代表的な例を説明するためのレベル設定図である。

【図１６】この発明が適用されたＳＤＲＡＭを用いたパ
ーソナルコンピュータシステムの一実施例を示す構成図
である。

【符号の説明】

ＤＩＦＣ１…第１の入力回路、ＤＩＦＣ２…第２の入力
回路、Ｂuffer …バッファ回路、Ｇ１…ゲート回路、Ｑ
１〜Ｑ６…ＭＯＳＦＥＴ、１…クロック入力バッファ、
２…アドレス入力バッファ、３…データ入力バッファ、
４…データ出力バッファ、５…モードデコーダ、６…ラ
スコントロール回路、７…ロウ系アドレスカウンタ、８
…カラム系アドレスカウンタ、９…バンクコントロール
回路、１０…ロウ系アドレスプレデコーダ、１１…ロウ
系冗長回路、１２…カラム系アドレスプレデコーダ、１
３…カラム系冗長回路、２２…ＳＤＲＡＭ、３０…モー
ドレジスタ、２００Ａ，２００Ｂ…メモリアレイ、２０
１Ａ，２０１Ｂ…ロウデコーダ、２０２Ａ，２０２Ｂ…
センスアンプ及びカラム選択回路、２０３Ａ，２０３Ｂ
…カラムデコーダ、２０５…カラムアドレスバッファ、
２０６…ロウアドレスバッファ、２０７…カラムアドレ
スカウンタ、２０８…リフレッシュカウンタ、２１０…
入力バッファ、２１１…出力バッファ、２１２…コント
ローラ。ＣＰＵ…中央処理装置、ＤＰ…ディスプレイ、
ＦＤＤ…フロッピーディスクドライブ、ＦＤ…フラッピ
ーディスク、ｆｉｌｅ Ｍ…ファイルメモリ、ＫＢ…キ
ーボード、ＫＢＤＣ…キーボードコントローラ、ＨＤＤ
…ハードディスクドライブ。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 クロック信号に同期して信号の入力又は
   出力が行われ、かつ外部に対しては電源電圧に対して小
   さな信号振幅にされた信号の授受を行うようにされた低
   振幅の入出力インターフェイスを持ち、 上記入出力インターフェイスのうち、外部から供給され
   るクロック信号を受ける第１の入力回路は、上記低振幅
   の入力信号とかかる信号振幅のほぼ中間電位にされた基
   準電圧とがゲートに供給された差動ＭＯＳＦＥＴと、か
   かる差動ＭＯＳＦＥＴの共通ソースに設けられ実質的に
   定常的に動作させられる電流源ＭＯＳＦＥＴとを含み、
   上記低振幅の入力信号を電源電圧に対応した振幅の内部
   信号を形成するものであり、 上記クロック信号に同期して入力される低振幅の入力信
   号を受ける第２の入力回路は、上記低振幅の入力信号と
   かかる信号振幅のほぼ中間電位にされた基準電圧とがゲ
   ートに供給された差動ＭＯＳＦＥＴと、かかる差動ＭＯ
   ＳＦＥＴの共通ソースに設けられ上記第１の入力回路に
   より取り込まれた内部クロック信号により間欠的に動作
   させられる電流源ＭＯＳＦＥＴとを含んで上記低振幅の
   入力信号を電源電圧に対応した振幅の内部信号を形成す
   る入力部と、かかる入力部により取り込まれた内部信号
   を上記内部クロック信号により上記入力部が動作期間に
   サンプリングし、上記入力部が非動作期間に上記サンプ
   リングした信号をホールドするバッファ回路からなるこ
   とを特徴とする半導体集積回路装置。
2. 【請求項２】 クロック信号に同期して信号の入力又は
   出力が行われ、かつ外部に対しては電源電圧に対して小
   さな信号振幅にされた信号の授受を行うようにされた低
   振幅の入出力インターフェイスを持ち、 上記入出力インターフェイスのうち、外部から供給され
   るクロック信号を受ける第１の入力回路は、上記低振幅
   の入力信号とかかる信号振幅のほぼ中間電位にされた基
   準電圧とがゲートとソース間に供給された第１導電型の
   一対の入力ＭＯＳＦＥＴと、かかる一対の入力ＭＯＳＦ
   ＥＴのドレインに設けられ、一方の入力ＭＯＳＦＥＴの
   ドレイン電流に対応した電流を他方の入力ＭＯＳＦＥＴ
   のドレインに供給する第２導電型のＭＯＳＦＥＴからな
   る電流ミラー回路と、上記電流ミラー回路を構成する第
   ２導電型のＭＯＳＦＥＴのソースに動作電流を供給する
   電流源ＭＯＳＦＥＴとを含み、上記低振幅の入力信号を
   電源電圧に対応した振幅の内部信号を形成するものであ
   り、 上記クロック信号に同期して入力される低振幅の入力信
   号を受ける第２の入力回路は、上記第１の入力回路と同
   様な回路により構成されて上記電流源ＭＯＳＦＥＴが上
   記第１の入力回路により取り込まれた内部クロック信号
   により間欠的に動作させられて上記低振幅の入力信号を
   電源電圧に対応した振幅の内部信号を形成する入力部
   と、かかる入力部により取り込まれた内部信号を上記内
   部クロック信号により上記入力部が動作期間にサンプリ
   ングし、上記入力部が非動作期間に上記サンプリングし
   た信号をホールドするバッファ回路からなることを特徴
   とする半導体集積回路装置。
3. 【請求項３】 上記半導体集積回路装置は、何も動作を
   行わない非動作モードを持ち、かかる非動作モードのと
   きには上記第１の入力回路を構成する電流源ＭＯＳＦＥ
   Ｔ及び上記第２の入力回路を構成する電流源ＭＯＳＦＥ
   Ｔが共にオフ状態にされるものであることを特徴とする
   請求項２の半導体集積回路装置。
4. 【請求項４】 上記半導体集積回路装置は、シンクロナ
   スダイナミック型ＲＡＭを構成するものであり、第１の
   入力回路はクロック信号とクロックイネーブル信号用の
   入力回路であり、第２の入力回路それ以外の制御信号及
   びアドレス入力信号及びデータ入力信号用の入力回路で
   あることを特徴とする請求項１、請求項２又は請求項３
   の半導体集積回路装置。
5. 【請求項５】 第１入力回路と第２入力回路とを有する
   半導体集積回路装置であって、 上記第１入力回路は、上記半導体集積回路装置の外部か
   ら供給された外部クロック信号と上記外部クロック信号
   の信号振幅のほぼ中間電位とされる第１基準電圧とをそ
   のゲートに受ける一対の差動ＭＯＳＦＥＴと、上記一対
   の差動ＭＯＳＦＥＴのそれぞれのソース−ドレイン経路
   に電流を流す電流源回路とを含み、上記外部クロック信
   号の信号振幅よりも大きな信号振幅を有する内部クロッ
   ク信号を形成し、 上記第２入力回路は、上記半導体集積回路装置の外部か
   ら供給された外部入力信号と上記外部入力信号の信号振
   幅のほぼ中間電位とされる第２基準電圧と上記外部クロ
   ック信号に応答する制御信号とを受け、上記制御信号に
   基づいて上記外部入力信号をラッチするラッチ回路を含
   み、上記ラッチ回路は、上記入力信号の信号振幅よりも
   大きな信号振幅を有する内部信号を形成することを特徴
   とする半導体集積回路装置。
6. 【請求項６】 上記半導体集積回路装置は、更に内部回
   路を含み、 上記ラッチ回路は、相補信号を出力する第１端子及び第
   ２端子を有し、 上記第２入力回路は、上記第１端子及び第２端子に結合
   された一対の信号線と、上記外部入力信号及び上記第２
   基準電圧を上記一対の信号線のそれぞれに伝送する第１
   伝送ゲート回路と、上記一対の信号線の電位を上記内部
   回路に伝送する第２伝送ゲート回路と、上記一対の信号
   線の電位を上記第２基準電圧にプリチャージするプリチ
   ャージ回路とを更に含むことを特徴とする請求項５の半
   導体集積回路装置。
7. 【請求項７】 上記制御信号は、上記外部クロック信号
   が第１レベルから第２レベルに変化した事に応答して形
   成される第１パルス信号と、上記外部クロック信号が第
   １レベルから第２レベルに変化した事に応答し、且つ上
   記第１パルス信号が形成された後に形成される第２パル
   ス信号とを含み、 上記第１伝送ゲート回路は、上記第１パルス信号に応答
   して導通状態とされ、 上記第２伝送ゲート回路は、上記第２パルス信号に応答
   して導通状態とされることを特徴とする請求項６の半導
   体集積回路装置。
8. 【請求項８】 上記制御信号は、上記外部クロック信号
   が第１レベルである事に応答して形成される第３パルス
   信号を更に含み、 上記プリチャージ回路は、上記第３パルス信号に応答し
   て上記第２基準電圧を上記一対の信号線に供給すること
   を特徴とする請求項７の半導体集積回路装置。
9. 【請求項９】 上記第１伝送ゲート回路は、上記外部入
   力信号を受ける第３端子と上記一対の信号線のうちの一
   方との間に結合されたソース−ドレイン経路と上記第１
   パルス信号を受けるゲートとを有する第１ＭＯＳＦＥＴ
   と、上記第２基準電圧を受ける第４端子と上記一対の信
   号のうちの他方との間に結合されたソース−ドレイン経
   路と上記第１パルス信号を受けるゲートとを有する第２
   ＭＯＳＦＥＴとを有し、 上記第２伝送ゲート回路は、上記一対の信号線のうちの
   一方と上記内部回路との間に結合されたソース−ドレイ
   ン経路と上記第２パルス信号を受けるゲートとを有する
   第３ＭＯＳＦＥＴと、上記一対の信号線のうちの他方と
   上記内部回路との間に結合されたソース−ドレイン経路
   と上記第２パルス信号を受けるゲートとを有する第４Ｍ
   ＯＳＦＥＴとを有し、 上記プリチャージ回路は、上記一対の信号線間に結合さ
   れたソース−ドレイン経路と上記第３パルス信号を受け
   るゲートとを有する第５ＭＯＳＦＥＴと、上記第２基準
   電圧と上記一対の信号線のうちの一方との間に結合され
   たソース−ドレイン経路と上記第３パルス信号を受ける
   ゲートとを有する第６ＭＯＳＦＥＴと、上記第２基準電
   圧と上記一対の信号線のうちの他方との間に結合された
   ソース−ドレイン経路と上記第３パルス信号を受けるゲ
   ートとを有する第７ＭＯＳＦＥＴを有し、 上記ラッチ回路は、上記第１端子に結合された入力端子
   と上記第２端子に結合された出力端子とを有する第１Ｃ
   ＭＯＳインバータと、上記第１ＣＭＯＳインバータの上
   記入力端子に結合された出力端子と上記第１ＣＭＯＳイ
   ンバータの上記出力端子に結合された入力端子とを有す
   る第２ＣＭＯＳインバータとを有することを特徴とする
   請求項８の半導体集積回路装置。