JPS6329444B2

JPS6329444B2 -

Info

Publication number: JPS6329444B2
Application number: JP55053901A
Authority: JP
Inventors: Tsutomu Ishihara; Tadayoshi Enomoto
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-04-23
Filing date: 1980-04-23
Publication date: 1988-06-14
Also published as: JPS56149820A

Description

【発明の詳細な説明】本発明は信号処理を全てアナログ値で処理する
自動等化器に関する。

従来用いられていた自動等化器はデジタル自動
等化器であつて、システムの大形化、大消費電力
高価格、低信頼性、狭帯域が大きな問題であつ
た。

以下、第１図を参照して、従来のデジタル自動
等化器の構成と動作を設明する。４０１はデジタ
ル自動等化器の入力端子で、入力信号が印加され
る。該入力信号は本来デジタル信号であるが、伝
送路中で符号間干渉により、信号波形は歪んでし
まう。４０２はＮビツトのアナログ−デジタル変
換器（以下、Ａ／Ｄコンバータと言う）で、歪を
生じた該入力信号をＮビツトのデジタル信号に変
換する。４０３はRAM等で構成されたＮビツト
の記憶回路で、記憶要素４０３−ｋ（ｋ＝１、２、
…Ｍ、Ｍは自然数）該Ｎビツトのデジタル信号を
順次保持記憶する。４０５−ｋあるいは４０６−
ｋ、（ｋ＝１、２、…Ｍ）はそれぞれ該記憶要素
４０３−ｋより出力されるＮビツトのデジタル信
号Ｘ（ｎ−ｋ）、（ｋ＝１、２、…Ｍ）とＮビツト
のデジタル重み係数Wk、（ｋ＝１、２、…Ｍ）
あるいは該Ｘ（ｎ−ｋ）と、例えば、Ｎビツトの
デジタル信号ｕ・Ｅ（ｎ）を互いにかけ算する、
例えば、2N−１ビツトのデジタル乗算器である。
ここでｕは定数、Ｅ（ｎ）は後述するデジタル該
差信号、ｎは演算期間を示すサンプル番号であ
る。

４０７−ｋ、（ｋ＝１、２…Ｍ）は該重み係数
Wk（ｎ）を記憶すると共に、次の一定期間後に
用いられる新しいＮビツトの重み係数Wk（ｎ＋
１）を該Wk（ｎ）と該乗算器４０６−ｋの出力
信号ｕ・Ｅ（ｎ）・Ｘ（ｎ−ｋ）より演算するデジ
タル減算器である。即ち、該Wk（ｎ＋１）は Wk（ｎ＋１）＝Wk（ｎ）−ｕ・Ｅ（ｎ）・Ｘ（ｎ−
ｋ） (1) で与えられる。上式はいわゆる最小二乗法と呼ば
れる自動等化器の基本演算式である。４０８は該
デジタル乗算器４０５−ｋのデジタル出力Wk
（ｎ）・Ｘ（ｎ−ｋ）をｋ−１からＭまで加算する
デジタル加算器で、その出力、即ち、本デジタル
自動等化器のデジタル出力信号Ｙ（ｎ）はＹ（ｎ）＝_M 〓^k=1 Wk（ｎ）・Ｘ（ｎ−ｋ） (2) で与えられる。４０９は該出力信号Ｙ（ｎ）と任
意のデジタル信号ａ（ｎ）との差を得て、前記デ
ジタル誤差信号Ｅ（ｎ）、即ちＥ（ｎ）＝Ｙ（ｎ）−ａ（ｎ） (3) を得るデジタル減算器である。４１０は該Ｅ（ｎ）
に前記定数ｕを乗算して、ｕ・Ｅ（ｎ）とするデ
ジタル乗算器である。以上、従来のデジタル自動
等化器の構成を述べた。該等化器の構成要素、即
ち、４０２，４０３，４０５−ｋ，４０６−ｋ，
４０７−ｋ，４０８，４０９，４１０は全て、そ
れぞれが大規模なデジタル集積回路であるから、
消費電力が大きく、高価格となる。従つて、これ
らの多数の集積回路をさらに半導体チツプ上に集
積化することは、チツプ面積、消費電力、歩留
り、信頼性等の点から全く不可能である。この結
果、現在までは、各構成要素である４０２，４０
３，…４１０を多数のプリント板上に配列し、配
線することを余儀なくされていたためシステムが
大形化し、大量生産に不適当で、高価格化を来す
等多くの欠点があつた。さらに、各構成要素での
信号処理はビツト毎に行なうため、デジタル処理
の体質的な欠点、即ち、演算速度が極めて遅いと
いう決定的な弱点があるため、高速、広帯域のデ
ータ伝送への応用へは全く不可能であつた。

本発明の目的は上記従来のデジタル自動等化器
の多くの問題点を一挙に解決するアナログ自動等
化器とその駆動方法を提供することにある。

本発明によれば、信号を遅延する複数の遅延段
と該遅延段に付随して設けられた遅延信号を非破
壊的に検出するタツプを備えたアナログ遅延線
と、該アナログ遅延線の各タツプに結ばれた入力
端子と該各タツプに対応する各重み係数が導かれ
た他の入力端子とを備え、各タツプに得られるア
ナログ遅延信号と対応する重み係数との乗算を行
うためにタツプ毎に設けられた第１のアナログ乗
算器と、該第１のアナログ乗算器に前記各重み係
数を供給するためにタツプ毎に設けられたアナロ
グ重み係数回路と、前記第１のアナログ乗算器の
各出力端子とそれぞれ接続された複数の入力端子
を備え、該第１のアナログ乗算器の各出力信号を
加算するためのアナログ加算器と、該アナログ加
算器の出力端子が接続された正側入力端子と任意
のアナログ信号が導かれた負側入力端子を備え、
前記アナログ加算器出力信号と任意の信号との差
を演算するための第１のアナログ減算器と、該第
１のアナログ減算器の出力端子が接続された入力
端子と任意のアナログ定数が導かれた他の入力端
子とを備え、前記第１の減算器出力信号と任意の
信号との乗算を行うための第２のアナログ乗算器
と、該第２のアナログ乗算器出力端子が接続され
た入力端子と前記アナログ遅延線の各アナログ遅
延信号が導かれた他の入力端子とを備え、前記第
２の乗算器出力信号と各アナログ遅延信号との乗
算を行うために各タツプ毎に設けられた第３の乗
算器とを含み、前記各タツプ毎に設けられたアナ
ログ重み係数回路が、それぞれ、電荷注入手段と
出力信号を一定期間保持し得る電荷検出手段とを
備えた少なくとも２つ以上の信号電荷蓄積領域を
有する電荷転送素子と、第２のアナログ減算器と
から成り、かつ、該第２のアナログ減算器の負側
入力端子を対応する前記第３のアナログ乗算器出
力端子に接続する一方、該第２のアナログ減算器
出力を前記電荷転送素子の電荷注入手段に導き、
さらに該電荷転送素子の前記電荷検出手段に得ら
れる信号を前記第１のアナログ乗算器に供給する
とともに前記第２のアナログ減算器の正側入力端
子にも導くように構成したことを特徴とするアナ
ログ自動等化器が得られる。

また、本発明によれば、前記のアナログ自動等
化器において、前記遅延線における各遅延段の非
破壊検出タツプより一定周期毎に遅延信号を出力
させ、前記第１の乗算器により各遅延信号と前記
電荷転送素子より供給される対応する重み係数と
を掛け算し、該第１の乗算器の出力信号を前記加
算器によつて加算し、該加算器の出力信号を自動
等化器の出力信号とするとともに、該出力信号と
任意の信号との差を前記第１の減算器によつて演
算し、さらに前記第２の乗算器により該第１の減
算器出力と定数とを掛け算し、次に前記第３の乗
算器によつて前記各遅延信号と前記第２の乗算器
出力とを掛け算することによつて該第３の乗算器
の出力に重み係数修正信号を生ぜしめ、前記第２
の減算器によつて前記電荷転送素子の電荷検出手
段に保持された前記重み係数と前記重み係数修正
信号との差を演算し、該減算器の出力を前記電荷
転送素子に入力して次の周期に重み係数として出
力させるようにしたことを特徴とする自動等化器
の駆動方法が得られる。

前記本発明によるアナログ等化器は、Ａ／Ｄコ
ンバータは不要となる上、各構成要素である乗算
器、加算器、減算器、遅延線は、前述のようなビ
ツト数には全く無関係なアナログ素子であるから
小形化、信号処理の高速化、低消費電力化が達成
できる。従つて、１チツプ上に自動等化器を容易
に集積化できる上、量産性に富み、低価格、高信
頼性の自動等化器の実現が可能となる。さらにデ
ジタル等化器のようにビツト毎の演算をする必要
がないから、演算時間を極めて短縮できる。従つ
て、高速駆動できるから、従来、不可能であつた
高帯域のデータ通信分野まで自動等化器の応用範
囲を拡大することが可能となる。以下、本発明に
ついて図面を用いて説明する。

第２図は本発明のアナログ自動等化器の具体的
な構成を示したものである。１はアナログ遅延
線、２は該遅延線の入力端子である。３−ｋ（ｋ
＝１、２、…Ｍ）は該遅延線の各遅延段で、符号
間干渉により歪んだデジタル信号、即ち、アナロ
グ信号を一定期間だけ遅延させることができる。
該遅延段毎に遅延信号を非破壊的に検出する手段
が設けられている。４−ｋ（ｋ＝１、２、…Ｍ）
は該検出手段のタツプ位置を示している。該タツ
プのアナログ出力信号を前記デジタル信号と同様
Ｘ（ｎ−ｋ）で示す。ここでｎはサンプリング番
号である。５−ｋ（ｋ＝１、２、…Ｍ）および６
−ｋ（ｋ＝１、２、…Ｍ）はそれぞれ該タツプ出
力信号Ｘ（ｎ−ｋ）、（ｋ＝１、２、…Ｍ）とアナ
ログ値の重み係数Wk（ｎ）、（ｋ＝１、２、…Ｍ）
あるいは該タツプ出力信号Ｘ（ｎ−ｋ）とuE（ｎ）
を互いにかけ算するアナログ乗算器である。ここ
でｕはアナログ定数、Ｅ（ｎ）はアナログ誤差信
号である。７−ｋ（ｋ＝１、２、…Ｍ）は該重み
係数Wk（ｎ）を記憶するとともに、次に一定期
間後に用いる新しいアナログ重み係数Wk（ｎ＋
１）、（ｋ＝１、２、…Ｍ）を算出し、次に該新し
いアナログ重み係数Wk（ｎ＋１）を保持するア
ナログ重み係数回路で、アナログ減算器２０−ｋ
（ｋ＝１、２、…Ｍ）およびアナログ気憶素子２
１−ｋ（ｋ＝１、２、…Ｍ）で構成される。８は
該アナログ乗算器５−ｋのアナログ出力信号Wk
（ｎ）・Ｘ（ｎ−ｋ）を加算するアナログ加算器で、
アナログ該加算器８の出力信号Ｙ（ｎ）は(2)式で
与えられ、端子１１より得られる。９は該出力信
号Ｙ（ｎ）と任意のアナログ信号ａ（ｎ）との差を
得て、(3)式で与えられるアナログ誤差信号Ｅ（ｎ）
を得るアナログ減算器である。１０は該アナログ
誤差信号Ｅ（ｎ）に前記アナログ定数ｕをかけ算
して、uE（ｎ）とするアナログ乗算器である。

次に該アナログ重み係数回路７−ｋの動作を述
べる。(1)式を演算するための該アナログ重み係数
Wk（ｎ）はアナログ記憶素子２１−ｋに保持さ
れたまま、該アナログ乗算器５−ｋおよびアナロ
グ減算器２０−ｋの一方の入力端子に印加され
る。同時に該アナログ乗算器６−ｋの出力信号、
即ち、アナログ重み係数修正信号ｕ・Ｅ（ｎ）・Ｘ
（ｎ−ｋ）も該アナログ減算器２０−ｋの他方の
入力端子に印加されているから、該新しいアナロ
グ重み係数Wk（ｎ＋１）は(1)式で与えられ、該
アナログ記憶素子２１−ｋに保持され、次の期間
の演算に用いられる。以下該アナログ重み係数回
路７−ｋの具体的な構造と駆動方法を詳細に説明
する。

なお、以上の説明では、アナログ自動等化器、
アナログ乗算器、アナログ信号等と「アナログ」
という言葉を用いたが、以下の説明では、簡単の
ため「アナログ」という言葉を省略して説明す
る。

第３図に第２図における重み係数回路７−ｋの
一実施例を示した。該重み係数回路は既に述べた
ように減算器２０−ｋと記憶素子２１−ｋで構成
されこの実施例では第１図に示した記憶素子２１
−ｋの具体的な一例として電位平衡法による電荷
注入手段と、クロツク周期毎にプリセツトされる
浮遊拡散層と検知用MOSFETの組合せによる電
荷検出手段を備えた電荷結合素子（以下、CCD
という）が用いられる。該CCD記憶素子２１−
ｋにおいて１０１は半導体基板、１０２は電荷注
入源として設けられた基板１０１とは逆の導電型
を有する入力拡散層、１０３，１０４，１０５，
１０６はそれぞれ基板１０１上に絶縁膜１０７を
介して配列形成された電極、１０８は信号電荷を
集めるために設けられた基板１０１とは逆の導電
型を有する浮遊拡散層、１０９および１１０は浮
遊拡散層１０８とともにリセツト用MOSFETを
形成し、浮遊拡散層１０８を周期的に一定電位に
プリセツトするためのリセツトゲートおよびドレ
インで、１１１は浮遊拡散層１０８の電位変化を
検出するためのMOSFET、１１２はMOSFET
１１１とともソースフオロワを構成する負荷用
MOSFETである。なお、上記各電極において、
電極１０３は入力ゲート電極と呼ばれるもので、
本CCD記憶素子２１−ｋの入力端子に該当し、
減算器２０−ｋの出力が導びかれている。また電
極１０６は通常出力ゲート電極と呼ばれているも
ので、電源１１３により該電極下に電荷が通り得
るチヤネルが形成されるよう適当に直流バイアス
されている。他の２電極１０４，１０５は周知の
転送電極であり、端子１１４，１１５よりそれぞ
れ後述の転送パルスが印加される。さらに第３図
において、１１６はリセツトドレインを直流バイ
アスする電源、１１７および１１８はそれぞれ入
力拡散層１０２および電極１０９と結ばれたパル
ス電圧印加用端子である。

次に、このCCD記憶素子２１−ｋの動作の概
要を述べる。

以下の説明では便宜上、前記半導体基板の導電
型をＰ型とする。第４図にCCD記憶素子２１−
ｋの駆動パルス電圧波形と出力電圧波形の一例を
示した。図において、２０１は入力拡散層１０２
に印加されるパルス電圧を、２０２および２０３
は転送電極１０４および１０５に印加される転送
パルスを２０４はリセツト用MOSFETのゲート
１０９に印加されるリセツトパルスをそれぞれ示
し、２０５は検出用MOSFET１１１と負荷用
MOSFET１１２で構成されるソースフオロワの
出力端子１１９に得られる出力電圧波形を示す。
なお、周知のように前記転送パルス２０２と２０
３において、低レベル側の電圧２０６はしきい値
電圧に近い値とし、高レベル側の電圧２０７は電
極下の半導体表面付近に信号電荷を蓄積するのに
十分な値とするのが普通であり、前者の電圧値と
して０ボルト付近、後者の電圧値として10〜15ボ
ルト付近を用いるのが一般的である。

第３図に示したCCD２１−ｋは、電荷の注入
手段として電位平衡法を用いる。該電位平衡法は
第２番目の電極下に計量用の電位井戸を形成し、
入力信号電圧を第１番目の電極と第２番目の電極
間の電圧差として加える方法で、周知のいくつか
の形のものがあるが、この実施例のCCDでは、
信号は入力ゲート電極１０３に与えられ、最初の
転送電極１０４が計量用電位井戸を形成するため
に用いられる。この場合、入力拡散層１０２には
転送層極１０４に印加される転送パルス２０２が
高レベル側の電圧２０７となる期間２１０内に低
い電位となるようなパルス電圧２０１が印加され
る。このパルス２０１の低レベル側の電圧２０８
および高レベル側の電圧２０９は、それぞれ転送
パルスの低レベル側の電圧２０６および高レベル
側の電圧２０７よりもいくらか高い電圧値とする
のが普通である。転送電極１０４に２０７なる高
レベル側の電圧が印加されているときに、入力拡
散層１０２が低レベル側の電圧２０８になると、
過剰電荷が信号電圧によつて形成される入力ゲー
ト電極１０３下の障壁を横切つて転送電極１０４
下に形成された計量用電位井戸に流入する。次
に、入力拡散層１０２が高レベル側電圧２０９に
復帰すると、電極１０４直下の過剰電荷は該電極
直下の表面電位が電極１０３下の表面電位と等し
くなるまで、入力拡散層側に流出する。このよう
にして転送電極１０４下の高位井戸に注入された
電荷量は、期間２１０中に入力ゲート電極１０３
に与えられる信号電圧、すなわち、期間２１０中
における減算器２０−ｋの出力電圧に比例する。
いま、該電圧をWk（ｎ）とする。

以上のようにして転送電極１０４直下の電位井
戸に注入された電荷は、まず時刻t₁において転送
パルス２０３を高レベル側の電圧２０７とし、次
に時刻t₂において転送パルス２０２を低レベル側
の電圧２０６とすることにより、周知のCCDの
原理にしたがつて隣接する転送電極１０５下の電
位井戸に転送され、時刻t₂からt₃までの期間２１
２中該電極下に蓄積される。出力ゲート電極１０
６には適当な直流バイアス電圧１１３が印加さ
れ、該電極下には電荷が通り得るチヤネルが形成
されているので転送電極１０６下の信号電荷は、
時刻t₃において転送パルス２０３が低レベル側の
電圧２０６に戻ると、リセツト用MOSTにより
予め充電された浮遊拡散層１０８に転送される。
該浮遊拡散層１０８は、信号電荷が転送される以
前の期間２１１においてリセツトパルス２０４を
高レベルにし、リセツトゲート１０９下のチヤネ
ルを導通状態にすることにより、リセツトドレイ
ン１１０に接続された電源１１６で充電され、期
間２１２ではリセツトパルス２０４を低レベル側
に戻し、リセツトゲート１０９下を非導通状態に
することにより、ドレイン電源１１６の電圧値と
リセツトパルス２０４の振幅で決まる一定電位に
プリセツトされて、フローテイング状態となる。
それゆえ、時刻t₃に転送電極１０５下から信号電
荷が転送されると、該浮遊拡散層１０８の電位は
プリセツトされた期間２１２の電位より前記信号
電荷量に比例した電圧分だけ変化する（この例で
は下降する）。この浮遊拡散層１０８の電位変化
は、MOSFET１１１と１１２で構成されるソー
スフオロワで検知され、出力電圧２０５における
変化分２２０として低インピーダンスで出力され
る。該ソースフオロワは高い入力インピーダンス
をもつので、信号電荷の転送によつて変化した浮
遊拡散層の電位は次に再びリセツトパルス２０４
が高レベルとなる時刻t₇までホールドされる。そ
れゆえ、出力電圧２０５においてもまた時刻t₃か
らt₇まで、変化分２２０が保持される。該変化分
２２０は言うまでもなく、期間２１０中に注入さ
れた電荷量に比例しており、前述のようにこれは
該期間２１０中における減算器２０−ｋの出力、
電圧Wk（ｎ）に比例する。したがつてCCD記憶
素子２１−ｋは時刻t₀からt₁までの期間２１０中
にサンプリングされた減算器２０−ｋの出力電圧
Wk（ｎ）を時刻t₃からt₇までの期間２１３と２１
４に亘り保持記憶する。以上時刻t₀からt₇までの
CCD記憶素子２１−ｋの動作を説明したが、こ
の内、時刻t₁からt₇までの時間２１１，２１２，
２１３，２１４が該CCD記憶素子の１クロツク
周期を構成する。なお、該クロツク周期中の最後
の期間２１４における動作は、期間２１０におけ
る動作と全く同様で、後述するように次の周期の
演算に用いられる重み係数Wk（ｎ＋１）をサン
プリングし、信号電荷として転送電極１０４直下
に注入する。

第３図には重み係数回路７−ｋと第２図に示し
た他の構成要素との関係を明らかにするため、乗
算器５−ｋおよび６−ｋも示した。

MOSFET１１１と１１２から成るソースフオ
ロワの出力端子１１９に得られる該CCD記憶素
子２１−ｋの出力電圧２０５は、乗算器５−ｋに
導びかれる一方、減算器３０−ｋの正側入力端子
１２０に入力される。また該減算器３０−ｋの負
側入力端子１２１には乗算器６−ｋの出力uE
（ｎ）・Ｘ（ｎ−ｋ）が入力される。それゆえ、減
算器２０−ｋの出力端子１２２には、CCD記憶
素子２１−ｋの出力電圧Wk（ｎ）から乗算器６
−ｋより通じて導びかれる重み係数修正信号uE
（ｎ）・Ｘ（ｎ−ｋ）を減じた出力電圧Wk（ｎ＋
１）が得られる。該出力電圧は、さらにCCD記
憶素子２１−ｋの入力ゲート電極１０３に送ら
れ、該CCD記憶素子は、クロツク周期の最後の
期間２１４（時刻t₆〜t₇）にサンプリングした
Wk（ｎ＋１）を時刻t₇より始まる次の周期の時刻
t₉より記憶保持する。

以上のように、乗算器５−ｋに入力される重み
係数は、CCD記憶素子２１−ｋの１クロツク周
期毎に、乗算器６−ｋ出力に得られる重み係数修
正信号で修正され、次の周期において該CCD記
憶素子２１−ｋに記憶保持され、演算に使用され
る。

次に駆動方法の一例を挙げて本発明による自動
等化器全体の動作を説明する。説明は便宜上、第
２図における遅延線１が、タツプ付遅延線を容易
に構成し得る遅延素子の代表的な例であるCCD
により構成されているものとして行なうが、あく
までもこれは単なる一例である。以下の説明に用
いられるタツプ付CCDの構成の一例を第５図に
示す。同図において、一点鎖線で囲まれた領域は
第２図の３−ｋに対応する１遅延段であり、３０
１〜３０７は、周知のCCDの概念通り半導体基
板（図には示されていない）上に絶縁膜（図には
示されていない）を介して配列形成された電極で
ある。１転送段３−ｋを構成する電極３０２，３
０３，３０４の内、第１番目の電極３０２は、他
のすべての転送段の第１番目に位置する電極（例
えば、電極３０５がこれに該当する）と共通接続
されて第１相目のクロツクライン３０８に結ば
れ、同様に第２番目の電極３０３は、他のすべて
の転送段の第２番目の電極（例えば電極３０６が
これに該当）とともに第２相目のクロツクライン
３０９に共通接続されている。該第１相目と第２
相のクロツクライン３０８と３０９には、それぞ
れ後述するような転送パルスが印加され、該転送
パルスにより各遅延段中の信号電荷が一斉に転送
される。一方各遅延段の最後尾に配置された斜線
の施された３０１，３０４，３０７は“浮遊電
極”と呼ばれる信号検出用の電極（検出電極とい
う）で、クロツク周期毎に一定電位に設定される
とともにフローテイング状態とされ、該電極下に
転送されてきた信号電荷を該電極の電位の変化と
して検知する。このため該検出電極には、
MOSFET３１０と３１１，３１２から成る検出
用回路が設けられている。MOSFET３１０は、
検出電極３０４に信号電荷が転送される以前に該
電極を周期的に一定電位にプリセツトしておくた
めのリセツトスイツチで、ソースが検出電極３０
４に接続されており、ゲートおよびドレインはす
べての遅延段に共通配線された駆動用ライン３１
３および３１４に接続されている。駆動用ライン
３１３にはリセツトスイツチ３１０の導通状態を
制御するリセツトパルス（後述）が印加され３１
４には直流電圧が供給される。またMOSFET３
１１と３１２はソースフオロワを構成し、該ソー
スフオロワは検出電極３０４の電位変化を低イン
ピーダンスで出力する。該ソースフオロワの出力
端子３１５は第２図におけるタツプ位置４−ｋに
対応し、乗算器５−ｋおよび６−ｋに導びかれて
いる。なお３１６はすべての遅延段に共通配線さ
れたソースフオロワの電源ラインである。

第６図は、本発明による自動等化器の駆動方法
の一例を説明するためのもので、遅延線１として
第５図に示したようなCCDを用い、記憶素子２
１−ｋとして第３、第４図で説明したような
CCDを用いた場合における自動等化器各部の駆
動ならびに信号電圧波形を示したタイミング図で
ある。同図において、４０１および４０２は第５
図に示したCCDの２相クロツクライン３０８お
よび３０９にそれぞれ印加される転送パルス電
圧、４０３は該CCDの検出電極３０４に接続さ
れたMOSFETリセツトスイツチ３１０に駆動用
ライン３１４より印加されるリセツトパルス電
圧、４０４はMOSFET３１１と３１２で構成さ
れるソースフオロワの出力電圧で、第２図におけ
るタツプ位置４−ｋに得られるタツプ出力信号に
相当する。ただし以上の駆動および信号波形は、
第５図に示したCCDがＰ型半導体基板上に構成
され、MOSFETリセツトスイツチ３１０にＮチ
ヤンネル素子が用いられた場合の一例である。転
送パルス電圧４０１および４０２では低レベル側
の電圧４０６がしきい値電圧に近い値、高レベル
側の電圧４０７が電極下に信号電荷を蓄積するの
に十分な値とされ、前者の電圧値として０ボルト
付近、後者の電圧値として10〜15ボルトが一般的
に用いられる。またリセツトパルス４０３は、リ
セツトスイツチ３１０を導通状態にするときに高
レベル側の電圧４０８とされ、非導通状態にする
ときには低レベル側の電圧４０９とされる。さら
に第６図において、４０５は第３図に示した減算
器２０−ｋの出力端子１２２に現われる重み係数
電圧で、これはCCD記憶素子に入力される。
CCD記憶素子２１−ｋの駆動および出力信号電
圧波形については、既に詳しく説明したので、第
４図と同一符号を付し説明を省略する。なお図中
t₀，t₁，t₂…で示される時刻の表示において、第
３図と同一符号のものは、当該時刻が第３図にお
ける時刻と同一時刻であることを表わしている。

以下、第６図をもとに第２図〜第５図も用いて
説明する。

時刻t₁とt₂において転送パルス４０１，４０２
が相次いで高レベル側の電圧４０７になると、前
段の検出電極３０１下に蓄積されていた信号電荷
が遅延段３−ｋの２つの転送電極３０２，３０３
下に移る。このとき検出電極３０３直下には信号
電荷はなく、この期間を利用して時刻t₂からt₃ま
でリセツトパルス４０３を高レベルとし、リセツ
トスイツチ３１０を導通状態とすることにより検
出電極３０３を直流電圧が供給されている駆動用
ライン３１４の電位に設定する。該駆動用ライン
３１４に供給する直流電圧の値としては６〜８ボ
ルトが一般的である。なお、このとき充電を完全
に行なうためには、リセツトパルスの高レベル側
の電圧４０８を前記駆動用ライン３１４の電圧
（６〜８ボルト）に対して十分大きな値にしてお
くことが必要である。時刻t₃においてリセツトパ
ルス４０３が低レベル側の電圧４０９に戻し、リ
セツトスイツチ３１０を非導通状態にすると、検
出電極３０４はプリセツトされると同時にフロー
テイング状態となる。さらに時刻t₄において、転
送パルス４０２が低レベル側の電圧４０６になる
と、信号電荷は検出電極３０４の下に転送される
ので、このとき既にフローテイング状態となつて
いる該検出電極の電位はプリセツトされた時刻t₃
〜t₄間の電位より該電極下に転送された信号電荷
量に比例した電圧分だけ変化する（この例の場合
には下降する）。なお、信号検出期間中にリセツ
トスイツチ３１０が導通状態になるのを防ぐた
め、リセツトパルス４０３の低レベル側の電圧４
０９は、最大の信号電荷量が転送されたときの電
位変化によつて検出電極３０４に現われる最低電
位より十分低い値とすることが必要である。時刻
t₄に検出電極３０４下へ転送された前記信号電荷
は、次に転送パルス３０１が高レベル側の電圧４
０７となる時刻t₆までの間該検出電極下に蓄積保
持されるので、この間該検出電極は前記信号電荷
量に比例した電位変化を保持する。

上述の検出電極３０４の電位変化は、
MOSFET３１１と３１２から成るソースフオロ
ワを介して出力電圧４０４としてタツプ位置４−
ｋに取り出されるから、該出力電圧４０４におい
てもまた信号電荷量に比例した変化分４１０が時
刻t₄からt₇までの間保持される。すなわち、各遅
延段３−ｋのタツプ位置４−ｋに得られた出力電
圧４０４において、時刻t₄からt₇までの間の電圧
値が遅延信号Ｘ（ｎ−ｋ）に対応しており、該遅
延信号Ｘ（ｎ−ｋ）は乗算器５−ｋに入力される。
一方、該乗算器５−ｋには重み係数回路７−ｋの
記憶素子２１−ｋの出力電圧２０５も入力される
が、CCD記憶素子２１−ｋは、既に述べた通り
時刻t₃からt₇までの間Wk（ｎ）を保持記憶してい
る。したがつて、時刻t₄からt₇の間では、遅延信
号Ｘ（ｎ−ｋ）と重み係数Wk（ｎ）が共に乗算器
５−ｋに入力されることになり、結局該乗算器５
−ｋの出力にはWk（ｎ）・Ｘ（ｎ−ｋ）なる出力
信号が得られる。ただし、遅延段３−ｋの出力電
圧４０４およびCCD記憶素子２１−ｋの出力電
圧２０５は、遅延信号Ｘ（ｎ−ｋ）および重み係
数Wk（ｎ）電圧成分とは無関係な直流電圧成分
も含んでいる。該直流電圧成分はCCDが信号電
荷をバイアス電荷に重畳させて転送するために発
生するものであり、演算に用いる場合には、レベ
ルシフタ等を利用して該直流電圧成分を除去する
ことが必要である。

各乗算器５−ｋの出力信号Wk（ｎ）・Ｘ（ｎ−
ｋ）は加算器８において加算され、本自動等化器
の出力信号Ｙ（ｎ）となる。該出力信号Ｙ（ｎ）は
さらに減算器９に送られる。該減算器９に出力信
号Ｙ（ｎ）より任意の信号ａ（ｎ）を減じて誤差信
号Ｅ（ｎ）を出力する。該誤差信号Ｅ（ｎ）は乗算
器１０に導びかれ、定数ｕと乗算されて該乗算器
１０の出力信号uE（ｎ）となる。乗算器１０の出
力信号uE（ｎ）は導電体１２を通じて各遅延段３
−ｋに対応して設けられた乗算器６−ｋに入力さ
れる。一方該乗算器６−ｋには遅延段３−ｋのタ
ツプ位置４−ｋより出力電圧４０４も入力されて
いるが、該遅延段３−ｋのタツプ位置４−ｋには
既に述べた通り、遅延信号Ｘ（ｎ−ｋ）が保持さ
れているので、該乗算器６−ｋの出力として重み
係数修正信号uE（ｎ）Ｘ（ｎ−ｋ）が得られる。
該重み係数修正信号は次に重み係数回路７−ｋを
構成する減算器２０−ｋの負側入力端子１２１に
送られる。

該減算器２０−ｋの正側入力端子１２０には
CCD記憶素子２１−ｋの出力電圧２０５が入力
されており、該出力電圧２０５は前述の乗算器５
−ｋにおける演算に使用された前記重み係数Wk
（ｎ）に保持されているので、減算器２０−ｋの
出力端子１２２には第(1)式に示したWk（ｎ）−uE
（ｎ）・Ｘ（ｎ−ｋ）すなわち次の周期（ｎ＋１）
での演算に用いられる修正された重み係数Wk
（ｎ＋１）が得られる。以上に述べた遅延線１の
各遅延段３−ｋに信号電荷が転送されてから、修
正された重み係数Wk（ｎ＋１）を得るまでの演
算手続が時刻t₅に完了するものとする。なお時刻
t₄からt₅までの所要時間は演算に用いられる乗算
器、加算器、減算器等の演算（応答）速度で決ま
る。この場合、減算器２０−ｋの出力電圧４０５
は時刻t₅においてWk（ｎ＋１）を出力することに
なる。これ以前の時刻すなわち、該電圧４０５に
おいて斜線の施された期間の値は重み係数として
は意味がない。これは時刻t₁からt₄までの期間に
おいては各遅延段３−ｋの検出電極下に信号電荷
が蓄積されておらず、それゆえ、遅延信号Ｘ（ｎ
−ｋ）に対応した電圧がタツプ位置４−ｋに得ら
れないためであり、時刻t₄からt₅までの期間で
は、重み係数修正信号uE（ｎ）・Ｘ（ｎ−ｋ）を得
るための演算が完了していないためである。
CCD記憶素子２１−ｋによるサンプリングが行
なわれる時刻t₆〜t₇間では、既に演算が完了し、
Wk（ｎ＋１）が得られているので、重み係数の
更新は支障なく行なわれる。

以上の手続を繰り返すことにより、自動等化器
の出力信号Ｙ（ｎ）と任意の信号ａ（ｎ）との差、
すなわち誤差信号Ｅ（ｎ）は順次減少してゆきそ
の結果としてＹ（ｎ）とａ（ｎ）が一致し、誤差信
号Ｅ（ｎ）が零となつた時点で重み係数Wk（ｎ）
は一定値に落ち着き、ここで等化が終了する。

【図面の簡単な説明】

第１図は、従来のデイジタル自動等化器の構成
を示したもので、４０１は該等化器の入力端子、
４０２はアナログ−デイジタル変換器、４０３は
RAM等で構成された記憶素子、４０５−ｋ及び
４０６−ｋはデイジタル乗算器、４０７−ｋはデ
イジタル減算器、４０８はデイジタル加算器、４
０９はデイジタル減算器、４１０はデイジタル乗
算器である。第２図は本発明による自動等化器の具体的な構
成をブロツク図で示したもので、１は遅延線、２
は該遅延線の入力端子、３−ｋ（ｋ＝１、２、…
Ｍ）は前記遅延線１の各遅延段、４−ｋ（ｋ＝１、
２、…Ｍ）は該各遅延段の遅延信号を非破壊的に
取り出すタツプ位置、５−ｋおよび６−ｋ（ｋ＝
１、２、…Ｍ）は乗算器、７−ｋ（ｋ＝１、２、
…Ｍ）は減算器２０−ｋと記憶素子２１−ｋから
成る重み係数回路、８は加算器、９は減算器、１
０は乗算器、１１は等化器出力端子であり、端子
２に入力された等化前の信号が等化された後端子
１１に出力される。第３図は、記憶回路７−ｋの一例を示す構成
図、で、記憶素子２１−ｋの具体的な一例として
CCDを用いた場合を示し、１０１は半導体基板、
１０２は入力拡散層、１０３，１０４，１０５，
１０６はそれぞれ基板１０１上に絶縁膜１０７を
介して配列形成された電極、１０８は浮遊拡散
層、１０９はリセツトゲート、１１０はリセツト
ドレインで１１１および１１２はソースフオロワ
を構成するMOSFETである。第４図は、第３図に示したCCD記憶素子２１
−ｋの駆動パルス電圧ならびに出力電圧波形の一
例を示す図で、２０１は入力拡散層１０２に印加
されるパルス電圧、２０２および２０３は電極１
０４および１０５に印加される転送パルス電圧、
２０４はリセツトゲート１０９に印加されるリセ
ツトパルス、２０５はMOSFET１１１と１１２
で構成されるソースフオロワの出力端子１１９に
得られる該CCD記憶素子２１−ｋの出力電圧で
ある。第５図は、本発明による自動等化器の全体動作
を具体的に説明するために第２図における遅延線
１の具体例として用いられるCCDの構成例を示
し、３−ｋは１遅延段、３０２，３０３，３０
５，３０６は転送電極、３０１，３０４，３０７
は検出電極、３０８，３０９はクロツクライン、
３１０は検出電極３０４に接続されたMOSFET
リセツトスイツチ、３１３および３１４は該
MOSFETリセツトスイツチ３１０のリセツトパ
ルス印加用端子およびドレイン電源で、３１１と
３１２はソースフオロワを構成するMOSFETで
ある。第６図は、本発明による自動等化器の駆動方法
の一例を説明するためのタイミング図であり、４
０１および４０２は第５図に示したCCDのクロ
ツクライン３０８および３０９にそれぞれ印加さ
れる転送パルス電圧、４０３は該CCDの
MOSFETリセツトスイツチ３１０に駆動用ライ
ン３１３より印加されるリセツトパルス電圧、４
０４はMOSFET３１１と３１２で構成されるソ
ースフオロワの出力端子３１５に得られる各遅延
段３−ｋのタツプ出力電圧で、４０５は減算器３
０−ｋの出力電圧である。

Claims

【特許請求の範囲】１信号を遅延する複数の遅延段と該遅延段に付
随して設けられた遅延信号を非破壊的に検出する
タツプを備えたアナログ遅延線と、該アナログ遅
延線の各タツプに結ばれた入力端子と該各タツプ
に対応する各重み係数が導かれた他の入力端子と
を備え、各タツプに得られるアナログ遅延信号と
対応する重み係数との乗算を行うためにタツプ毎
に設けられた第１のアナログ乗算器と、該第１の
アナログ乗算器に前記各重み係数を供給するため
にタツプ毎に設けられたアナログ重み係数回路
と、前記第１のアナログ乗算器の各出力端子とそ
れぞれ接続された複数の入力端子を備え、該第１
のアナログ乗算器の各出力信号を加算するための
アナログ加算器と、該アナログ加算器の出力端子
が接続された正側入力端子と任意のアナログ信号
が導かれた負側入力端子を備え、前記アナログ加
算器出力信号と任意の信号との差を演算するため
の第１のアナログ減算器と、該第１のアナログ減
算器の出力端子が接続された入力端子と任意のア
ナログ定数が導かれた他の入力端子とを備え、前
記第１の減算器出力信号と任意の信号との乗算を
行うための第２のアナログ乗算器と、該第２のア
ナログ乗算器出力端子が接続された入力端子と前
記アナログ遅延線の各アナログ遅延信号が導かれ
た他の入力端子とを備え、前記第２の乗算器出力
信号と各アナログ遅延信号との乗算を行うために
各タツプ毎に設けられた第３の乗算器とを含み、
前記各タツプ毎に設けられたアナログ重み係数回
路が、それぞれ、電荷注入手段と出力信号を一定
期間保持し得る電荷検出手段とを備えた少なくと
も２つ以上の信号電荷蓄積領域を有する電荷転送
素子と、第２のアナログ減算器とから成り、か
つ、該第２のアナログ減算器の負側入力端子を対
応する前記第３のアナログ乗算器出力端子に接続
する一方、該第２のアナログ減算器出力を前記電
荷転送素子の電荷注入手段に導き、さらに該電荷
転送素子の前記電荷検出手段に得られる信号を前
記第１のアナログ乗算器に供給するとともに前記
第２のアナログ減算器の正側入力端子にも導くよ
うに構成したことを特徴とするアナログ自動等化
器。２信号を遅延する複数の遅延段と該遅延段に付
随して設けられた遅延信号を非破壊的に検出する
タツプを備えたアナログ遅延線と、該アナログ遅
延線の各タツプに結ばれた入力端子と該各タツプ
に対応する各重み係数が導かれた他の入力端子と
を備え、各タツプに得られるアナログ遅延信号と
対応する重み係数との乗算を行うためにタツプ毎
に設けられた第１のアナログ乗算器と、該第１の
アナログ乗算器に前記各重み係数を供給するため
にタツプ毎に設けられたアナログ重み係数回路
と、前記第１のアナログ乗算器の各出力端子とそ
れぞれ接続された複数の入力端子を備え、該第１
のアナログ乗算器の各出力信号を加算するための
アナログ加算器と、該アナログ加算器の出力端子
が接続された正側入力端子と任意のアナログ信号
が導かれた負側入力端子を備え、前記アナログ加
算器出力信号と任意の信号との差を演算するため
の第１のアナログ減算器と、該第１のアナログ減
算器の出力端子が接続された入力端子と任意のア
ナログ定数が導かれた他の入力端子とを備え、前
記第１の減算器出力信号と任意の信号との乗算を
行うための第２のアナログ乗算器と、該第２のア
ナログ乗算器出力端子が接続された入力端子と前
記アナログ遅延線の各アナログ遅延信号が導かれ
た他の入力端子とを備え、前記第２の乗算器出力
信号と各アナログ遅延信号との乗算を行うために
各タツプ毎に設けられた第３の乗算器とを含み、
前記各タツプ毎に設けられたアナログ重み係数回
路が、それぞれ、電荷注入手段と出力信号を一定
期間保持し得る電荷検出手段とを備えた少なくと
も２つ以上の信号電荷蓄積領域を有する電荷転送
素子と、第２のアナログ減算器とから成り、か
つ、該第２のアナログ減算器の負側入力端子を対
応する前記第３のアナログ乗算器出力端子に接続
する一方、該第２のアナログ減算器出力を前記電
荷転送素子の電荷注入手段に導き、さらに該電荷
転送素子の前記電荷検出手段に得られる信号を前
記第１のアナログ乗算器に供給するとともに前記
第２のアナログ減算器の正側入力端子にも導くよ
うに構成したアナログ自動等化器において、前記
遅延線における各遅延段の非破壊検出タツプより
一定周期毎に遅延信号を出力させ、前記第１の乗
算器により各遅延信号と前記電荷転送素子より供
給される対応する重み係数とを掛け算し、該第１
の乗算器の出力信号を前記加算器によつて加算
し、該加算器の出力信号を自動等化器の出力信号
とするとともに、該出力信号と任意の信号との差
を前記第１の減算器によつて演算し、さらに前記
第２の乗算器により該第１の減算器出力と定数と
を掛け算し、次に前記第３の乗算器によつて前記
各遅延信号と前記第２の乗算器出力とを掛け算す
ることによつて該第３の乗算器の出力に重み係数
修正信号を生ぜしめ、前記第２の減算器によつて
前記電荷転送素子の電荷検出手段に保持された前
記重み係数と前記重み係数修正信号との差を演算
し、該減算器の出力を前記電荷転送素子に入力し
て次の周期に重み係数として出力させるようにし
たことを特徴とする自動等化器の駆動方法。